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简介：本资源面向FPGA数字信号处理学习者与通信系统设计入门者，提供一套基于VIVADO的AM信号调制与解调完整工程。内容围绕载波频率1M-10MHz、调制信号1kHz-10kHz、调制深度0-1.0步进0.1等指标展开，涵盖AM波表达式实现、VIO动态控制载波与调制参数、ILA在线观测调制解调波形，并配合MATLAB对解调数据进行误差验证，解调误差要求优于1%。压缩包共1338个文件，约95.58MB，以Verilog与VHDL源码、VIVADO工程脚本、仿真与综合日志、约束文件及MATLAB验证脚本为主，另含少量说明文档与配置文件，便于直接复现与二次修改。目前已有3282人学习下载。读者可获得从参数配置、调制解调逻辑到板级验证的完整参考方案，并借助ILA与VIO调试思路快速定位时序与精度问题，适合课程设计、竞赛练手及自学FPGA通信算法的中高级读者。

1. 从零跑通 VIVADO FPGA 调制解调：这份工程到底能省你多少事

如果你正在搜“VIVADO FPGA 信号的调制与解调”，大概率不是想听通信原理科普，而是手里已经有一块开发板，想找个能直接跑起来的工程，把 2ASK、2FSK、BPSK 这类基础调制解调链路在 FPGA 上验证一遍。这份资源就是围绕这个诉求整理的：它把 VIVADO 工程、Testbench、约束文件、仿真脚本打包在一起，覆盖从 DDS 载波生成、基带映射、调制输出到解调判决的完整链路。适合通信工程、电子信息方向的学生做课程设计，也适合刚转 FPGA 的工程师拿它当数字信号处理落地的第一个参考工程。你不需要从零推导公式，但需要会基本的 VIVADO 操作和 Verilog 语法。

2. VIVADO 调制解调工程拆解：DDS、映射与解调判决怎么串起来

2.1 为什么选 VIVADO 做调制解调验证

在 FPGA 上做调制解调，工具链的选择其实不多。ISE 已经停止更新，Quartus 对 Xilinx 器件的支持有限，VIVADO 是目前 Xilinx 7 系列及以后器件的主流选择。它的仿真器虽然启动慢，但和 IP 核的集成度高，DDS Compiler、FIR Compiler、Cordic 这些 IP 可以直接例化，不用自己手写查表逻辑。

这份工程用的是 VIVADO 2019.1 及以上版本，器件选的是 xc7a35t 这类 Artix-7 入门芯片。为什么强调这个？因为 DDS Compiler 在不同版本里的接口时序有细微差别，2018.3 之前和之后的 s_axis_phase 握手信号极性不一样，直接拿旧版工程打开会报端口不匹配。常见做法是先用 IP Catalog 重新生成一遍 DDS 核，再替换例化文件。

工程里调制部分的核心思路是：基带数据经过串并转换后，用 DDS 生成两路正交载波，再根据映射规则选择相位输出。解调部分则用相干解调，本地恢复载波后做乘法、积分、判决。整个链路在 100MHz 系统时钟下跑，符号速率设为 1Mbps，过采样率 100，这个参数在 Testbench 里可以改。

2.2 工程目录与关键模块说明

拿到工程后先别急着综合，花五分钟把目录结构看清楚，能省掉后面很多“为什么找不到文件”的时间。典型目录如下：

fpga_modem_demo/ ├── rtl/ │ ├── dds_carrier.v // DDS 载波生成，例化 IP 核 │ ├── symbol_mapper.v // 基带映射：2ASK/2FSK/BPSK 切换 │ ├── modulator_top.v // 调制顶层，连接映射与载波 │ ├── demodulator_top.v // 解调顶层，含乘法器与积分器 │ └── decision.v // 抽样判决，输出解调比特 ├── sim/ │ ├── tb_modem.v // 系统级 Testbench │ └── wave.do // 仿真波形配置文件 ├── constr/ │ └── top.xdc // 引脚与时钟约束 └── ip/ └── dds_compiler_0.xci // DDS IP 配置文件

dds_carrier.v里例化了 DDS Compiler，相位宽度 16 位，输出位宽 12 位，频率控制字通过 AXI4-Stream 接口写入。这里有个参数容易翻车：相位增量（Phase Increment）的计算公式是f_out / f_clk * 2^N，其中 N 是相位累加器位宽。如果系统时钟 100MHz，想要 10MHz 载波，16 位相位宽度下控制字是10e6 / 100e6 * 65536 = 6553。算错这个值，载波频率就偏了，解调端再怎么调都出不来正确波形。

symbol_mapper.v用 case 语句实现三种调制切换，选择信号来自顶层的一个 2 位拨码开关。BPSK 映射最简单，比特 0 输出相位 0，比特 1 输出相位 π；2FSK 需要两个不同频率的控制字，切换时要注意相位连续性，否则频谱会炸开。工程里用了一个相位累加器共享的方案，切换频率时只改增量，不改累加器初值，这样相位是连续的。

2.3 仿真跑通：Testbench 怎么看、波形怎么抓

综合之前先把仿真跑一遍，这是验证 RTL 逻辑最快的方式。打开 VIVADO 的 Simulation 界面，把tb_modem.v设为顶层，运行 10us 的仿真。Testbench 里生成了一个 16 位的伪随机序列作为基带数据，每 100 个时钟周期更新一次符号。

// tb_modem.v 片段：基带数据生成与调制使能 initial begin rst_n = 0; #100 rst_n = 1; // 复位释放 mod_en = 1; // 调制使能 for (i = 0; i < 64; i = i + 1) begin data_in = $random % 2; // 随机比特流 #1000; // 每个符号持续 1000 个时钟 end #5000 $stop; end

这段代码的逻辑很直白：复位保持 100 个时间单位，然后拉高使能，接着每 1000 个时钟翻转一次数据。$random % 2生成 0 或 1，但注意$random可能返回负数，取模后要加绝对值才是稳定的 0/1。我一般会写成abs($random) % 2，避免仿真出现 x 态。

波形窗口里重点看三组信号：carrier_i和carrier_q是 DDS 输出的正交载波，mod_out是调制后的波形，demod_bit是解调输出。如果demod_bit和data_in对不上，先查积分器的清零时机。工程里积分器在每个符号结束时清零，如果清零信号比符号边界晚了一个时钟，判决结果就会错位。这个坑我在第一次跑的时候卡了半天，波形上看起来只差一点点，但误码率直接飙到 0.5。

3. 从仿真到上板：VIVADO 综合、约束与在线调试

3.1 综合与实现：时序收敛的常见卡点

仿真过了不代表能上板。VIVADO 的综合和实现阶段，最容易卡在时序上。这份工程在 100MHz 时钟下，关键路径是 DDS 的相位累加器和解调端的乘法器。如果用的是 Artix-7 速度等级 -1 的芯片，乘法器输出到积分器的那段组合逻辑可能撑不住。

常见做法是在乘法器后面插一级寄存器，把组合逻辑打断。具体操作是在demodulator_top.v里把mult_result打一拍再送给积分器：

// 乘法结果打拍，改善时序 always @(posedge clk or negedge rst_n) begin if (!rst_n) mult_result_r <= 0; else mult_result_r <= mult_result; // 插入寄存器 end

这行改动看起来不起眼，但能让 WNS（最差负裕量）从 -0.8ns 变成 +0.3ns。代价是解调输出延迟一个时钟，判决模块的抽样时刻要相应后移。参数上，如果你把系统时钟提到 150MHz，这一级寄存器可能还不够，得再插一级或者改用 DSP48 硬核。

综合完成后看 Utilization 报告，LUT 占用大概在 15% 左右，DSP 用了 4 个，BRAM 用了 2 个。如果 LUT 超过 50%，说明你的映射逻辑写得太冗余，可以考虑把 case 语句改成查找表实现。

3.2 XDC 约束怎么写：时钟、引脚与虚假路径

约束文件是很多人容易忽略的地方，但它直接决定上板能不能跑。这份工程的top.xdc里至少要有三类约束：时钟周期、引脚位置、异步路径。

# 时钟约束：100MHz 系统时钟 create_clock -period 10.000 -name sys_clk [get_ports clk] # 引脚约束：根据实际开发板修改 set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] set_property PACKAGE_PIN A1 [get_ports mod_out] set_property IOSTANDARD LVCMOS33 [get_ports mod_out] # 虚假路径：跨时钟域信号 set_false_path -from [get_ports rst_n] -to [get_clocks sys_clk]

时钟周期 10ns 对应 100MHz，这个值要和 Testbench 里的时钟生成周期一致。引脚位置必须按你手里的开发板原理图改，直接抄工程里的引脚号大概率不对。set_false_path那条是给复位信号用的，复位释放是异步的，不设虚假路径的话时序报告里会出现一堆无意义的违例。

注意：XDC 文件里引脚约束的 IOSTANDARD 要和开发板 bank 电压匹配，3.3V 的 bank 用 LVCMOS33，1.8V 的用 LVCMOS18，写错了轻则输出波形幅度不对，重则烧引脚。

3.3 在线调试：用 ILA 抓解调输出的实时波形

上板之后如果解调结果不对，光靠猜是没用的，得用 ILA（Integrated Logic Analyzer）抓实时波形。在 VIVADO 里添加 ILA IP 核，把mod_out、demod_bit、data_in这三根信号接进去，采样深度设 1024，触发条件设为demod_bit的上升沿。

# 在 XDC 中标记需要调试的信号 set_property MARK_DEBUG true [get_nets mod_out] set_property MARK_DEBUG true [get_nets demod_bit] set_property MARK_DEBUG true [get_nets data_in]

加完 MARK_DEBUG 后重新综合实现，生成比特流下载。在 Hardware Manager 里设置触发条件，抓到的波形可以直接和仿真波形对比。如果 ILA 抓到的demod_bit一直是高电平或者一直是低电平，先查 DDS 的 lock 信号有没有拉高，DDS 没锁定时输出是乱的。

我一般会在 ILA 里同时抓 DDS 的m_axis_data_tvalid，这个信号为高才说明 DDS 在正常输出。如果它一直是低，检查 AXI4-Stream 的握手信号s_axis_phase_tvalid有没有给对。

4. 避坑与排查：调制解调工程里最容易翻车的五个点

4.1 现象：仿真波形正确，上板后解调全错

原因：仿真用的是行为级模型，上板后 DDS IP 的实际输出有 latency，通常 3 到 5 个时钟周期。仿真里没加这个延迟，解调端的积分窗口就对不齐了。

解决：在 Testbench 里给 DDS 输出手动加几拍延迟，或者在解调端加一个可配置的延迟计数器，上板时通过拨码开关调整。我一般会在demodulator_top.v里留一个 3 位的delay_sel端口，范围 0 到 7，上板后先用 ILA 看实际延迟，再固定这个值。

4.2 现象：2FSK 切换频率时输出频谱出现杂散

原因：两个频率的控制字切换时，相位累加器被重置了，导致相位不连续，频谱上出现大量谐波。

解决：不要重置相位累加器，只改频率控制字。在dds_carrier.v里用一个寄存器锁存当前相位，切换时把旧相位值加载到新频率的累加器初值里。这样相位是连续的，频谱干净很多。

4.3 现象：综合报错“multi-driven net”

原因：symbol_mapper.v里用了两个 always 块对同一个 reg 变量赋值，或者顶层例化时把同一个信号接到了两个输出端口。

解决：检查每个 reg 变量是否只在一个 always 块里赋值。如果是组合逻辑和时序逻辑混用，把组合逻辑改成assign语句，或者合并到一个 always 块里用 case 区分。

4.4 现象：ILA 抓不到波形，Hardware Manager 显示“no debug core”

原因：MARK_DEBUG 属性加在了优化掉的网络上，或者比特流生成时没有勾选“Debug and Programming”。

解决：在综合设置里把-flatten_hierarchy设为none，防止信号被优化掉。生成比特流时在 Implementation 的“Write Bitstream”选项里勾选 Debug 相关选项。如果还是不行，把 ILA 核的时钟接到系统时钟上，不要接分频后的时钟。

4.5 现象：解调误码率随符号速率升高而急剧恶化

原因：积分器的积分时间不够，符号速率提高后，每个符号内的采样点数减少，积分增益下降，判决门限相对噪声变大。

解决：提高过采样率，或者改用匹配滤波器代替简单积分。工程里默认过采样率 100，如果符号速率提到 10Mbps，过采样率降到 10，这时候积分器效果就很差了。常见做法是加一个 FIR 低通滤波器，用 IP 核生成，系数用 MATLAB 的fir1函数算。

5. 进阶技巧：用 VIVADO 的 System Generator 加速迭代

如果你已经跑通了基础工程，下一步大概率是想改调制方式，比如从 BPSK 换成 QPSK，或者加个信道编码。这时候纯手写 Verilog 的效率就很低了，改一行代码要重新仿真半小时。我一般会切到 System Generator 做算法验证，把 MATLAB 里的调制解调模型直接生成 HDL，再和手写 RTL 混合仿真。

具体操作是：在 Simulink 里搭好 QPSK 的映射和判决模型，用 System Generator 的 Gateway In/Out 模块对接 VIVADO 工程。生成 HDL 后，VIVADO 会自动例化成一个 IP 核，你只需要在顶层把基带数据和这个 IP 连起来。参数上，System Generator 的采样率要和 VIVADO 工程一致，否则生成的 IP 核时序对不上。

我自己的习惯是：算法验证阶段用 System Generator 跑通，确认误码率达标后，再把关键模块手写成 RTL 替换掉。这样既保证了迭代速度，又控制了最终资源占用。从那以后我每次做新的调制方式，都强制走一遍“Simulink 验证 → 生成 HDL → 混合仿真 → 手写替换”的流程，再也没出现过算法对了但 RTL 写错的情况。

希望帮到你。

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