企业官网建设流程全解析

简介：东南大学信息学院短学期数字系统设计课程提供了一套基于现场可编程门阵列的自动售货机完整工程源代码，面向数字电路与硬件描述语言学习者，适用于短学期实训、课程设计或自主项目实践。项目以硬件描述语言完成核心控制逻辑，覆盖组合逻辑、时序逻辑、状态机控制、模块化编码与接口设计等关键内容，可帮助理解可编程逻辑器件从行为建模、功能仿真到综合布线、上板调试的完整流程，也能了解查找表、配置存储器等底层结构的应用。资源包共120个文件，压缩包约853KB，目前已有666人学习浏览；主要包含源代码文件、工程配置文件、位流配置数据、引脚约束文件，以及大量仿真波形、日志和报告文件，结构清晰，适合按类型检索。通过阅读源码与运行工程，可掌握自动售货机的状态机实现，包括货币识别、商品选择、余额计算、找零和数码管显示等模块划分，也能借鉴其仿真排错思路与工程组织方法，为后续数字系统设计打下基础。

1. 用 FPGA 复刻一台自动售货机：这不是玩具，而是一套完整的时序逻辑训练

用一块 FPGA 开发板做一台自动售货机，是数字系统设计短学期里最能打的实训项目之一。它不涉及任何机械结构，你要做的把「投币 → 选货 → 出货 → 找零」这条真实业务链路，翻译成一组可以跑在硬件上的时序逻辑电路。按键抖动消不掉会误投币，状态机少写一个转移会卡死在买货中途，数码管扫描频率不对会闪得看不清价格——每个问题都是真实的数字电路问题，不是软件层的逻辑错误。

这份项目资源把整个工程从模块划分、按键消抖、余额计数、状态机控制到七段数码管扫描显示，全部写成可综合的 Verilog 代码，并配好了引脚约束、仿真测试与上板验证的具体步骤。适合正在修数字系统设计短学期课程、需要在有限时间里快速跑通一个完整数字系统的同学，也适合想拿一个标准样例复习有限状态机、计数器与显示驱动设计的开发者。下面我会从架构到每一段关键代码，再到跑通和踩坑，完整过一遍。

2. 系统架构拆解：一条从按键到数码管的完整硬件链路

2.1 顶层模块与信号流

先看清楚整个硬件系统长什么样。开发板上有按键、拨码开关、七段数码管、LED、板载时钟源，售货机逻辑就跑在这些外设之间。硬件设计与纯软件最大的区别是：信号是并行流动的，按键、状态机、显示三者同时在工作，而不是像 C 语言那样一条条顺序执行。顶层模块要做的事情就是把外设信号和内部逻辑连接起来，端口定义如下：

module vending_machine_top( input wire clk, // 板上主时钟，约50MHz input wire rst_n, // 复位按键，低电平有效 input wire coin_1, // 投1元 按键 input wire coin_2, // 投2元 按键 input wire sel_a, // 选择商品A 按键 input wire sel_b, // 选择商品B 按键 output reg dispense_a, // 商品A出货脉冲，高电平持续一拍 output reg dispense_b, // 商品B出货脉冲，高电平持续一拍 output wire [7:0] seg, // 七段数码管段选信号 output wire [3:0] an // 数码管位选信号 );

这个顶层只做两件事：接收来自按键和时钟的外设输入，把计算结果输出到数码管和出货指示灯。所有具体逻辑都封装在子模块里。信号流是单向的：按键信号先进消抖模块，消抖后的有效脉冲进入状态机，状态机根据当前余额决定是否允许选货，出货信号和找零余额再送到数码管扫描显示模块。这个单向流动的划分方式，让每个模块可以独立仿真，排查问题时不用从头到尾读一遍代码。

2.2 模块划分与接口约定

整个工程按职责分成六个子模块，划分方式如下表：

模块之间有明确的握手约定。消抖模块输出的是单周期脉冲而不是电平：按键按下去再弹起来，在整个过程中只产生一个时钟周期宽的高电平脉冲，这样状态机不会因为按键一直按住而反复触发。状态机只在脉冲有效的那一拍做出响应，之后无论按键电平怎么变化都不再理会。display 模块周期性把余额转换成四位 BCD 码再扫描显示。这些约定在代码里通过端口注释和后缀体现，_pulse结尾的端口就是单周期脉冲信号，改模块时先翻接口注释比直接看代码更省事。

2.3 分频模块与时钟策略

开发板主时钟一般在 50MHz 左右，而数码管扫描需要 1kHz 左右，找零指示需要 1Hz 时钟。直接在模块里各写各的分频器会导致时间基准不统一，我习惯把分频集中在一个模块里做，参数化设计，不同板子改参数即可：

module clk_div #( parameter DIV_1K = 50_000, // 50MHz -> 1kHz，数码管扫描用 parameter DIV_1 = 50_000_000 // 50MHz -> 1Hz，慢速指示用 )( input wire clk_50m, input wire rst_n, output reg clk_1k, output reg clk_1hz ); reg [25:0] cnt_1k; reg [25:0] cnt_1hz; always @(posedge clk_50m or negedge rst_n) begin if (!rst_n) begin cnt_1k <= 26'd0; clk_1k <= 1'b0; end else if (cnt_1k >= DIV_1K - 1) begin cnt_1k <= 26'd0; clk_1k <= ~clk_1k; // 翻转到另一半个周期 end else begin cnt_1k <= cnt_1k + 1'b1; end end // clk_1hz 生成逻辑与 clk_1k 完全相同，只是把 DIV_1K 换成 DIV_1 endmodule

分频得到的是占空比 50% 的方波。这里有一个关键设计纪律：分频出来的信号不要接到寄存器的时钟端，只作为时钟使能或者电平判断条件。整个设计的时序逻辑统一用主时钟，否则综合工具会在时钟树上报严重的时序问题，上板后信号偶发错乱，非常难查。你可以把 clk_1k 当作一个每隔一段固定时间拉高一拍的使能信号，用在显示模块的扫描计数上，效果完全一样，但时序收敛稳定得多。

2.4 复位设计与 BCD 转换

复位策略上，我全程使用异步复位、同步释放的思路：寄存器在复位信号下降沿立即清零，避免对复位信号做复杂的同步处理。所有 always 块统一写成always @(posedge clk or negedge rst_n)，上电后按一下复位键让所有状态回到已知的初始值，否则状态机会从随机值开始跑，表现就是按键无响应或者数码管乱码。

显示部分还需要一个二进制到 BCD 的转换。余额是 8 位二进制数，最大 255，直接送数码管没法显示。常见的做法是用移位加三算法，但对这个项目来说范围小，用查找表最直白：

// 余额最大255，拆成百十个位，每位的值范围0-9 wire [3:0] bcd_hundred = balance / 8'd100; wire [3:0] bcd_ten = (balance % 8'd100) / 8'd10; wire [3:0] bcd_one = balance % 8'd10;

除法在 FPGA 里会消耗不少逻辑资源，但对 8 位小范围数据来说，综合工具会优化成常数除法器，资源开销可以忽略。如果后面余额想支持到四位数，那就要换成移位加三算法了，否则除法器会拖慢时序。

3. 核心代码拆解：从消抖到出货的每一条时序路径

3.1 按键消抖：一次按键只算一次投币

物理按键按下和释放时，触点会抖动几毫秒到十几毫秒。如果不处理，一次投币会被当成十几次投币，余额瞬间溢出。我用的是"连续采样计数法"：只有按键电平连续稳定一段时间才认为有效。下面这段是完整的消抖模块：

module debounce #( parameter CNT_MAX = 100_000 // 约2ms@50MHz，可根据按键特性调整 )( input wire clk, // 主时钟 input wire rst_n, input wire key_in, // 原始按键输入，低电平有效 output reg key_pulse // 消抖后的单周期脉冲，高电平有效 ); reg [16:0] cnt; reg key_sync1, key_sync2; // 两级同步寄存器，消除亚稳态 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin key_sync1 <= 1'b1; key_sync2 <= 1'b1; cnt <= 17'd0; key_pulse <= 1'b0; end else begin key_sync1 <= key_in; // 第一级同步 key_sync2 <= key_sync1; // 第二级同步 if (key_sync2 != key_sync1) begin cnt <= 17'd0; // 电平还在变化，重新计时 end else if (cnt >= CNT_MAX) begin if (!key_sync2) // 已经稳定为低电平即按键按下 key_pulse <= 1'b1; cnt <= 17'd0; end else begin cnt <= cnt + 1'b1; key_pulse <= 1'b0; end end end endmodule

两段式处理很有必要。key_sync1和key_sync2是经典的两级同步寄存器，防止按键信号在时钟边沿附近变化导致触发器进入亚稳态，亚稳态一旦出现，寄存器输出会在 0 和 1 之间随机抖动，仿真看不出来但上板必现。cnt要求电平连续稳定 CNT_MAX 个周期才算有效。核心参数是 CNT_MAX，按 50MHz 时钟算，100_000 对应 2ms。如果调试时发现按键偶尔失灵，优先加大这个参数到 250_000（5ms），而不是去改状态机逻辑。按键释放时的抖动同样会被这套逻辑过滤掉，不需要额外处理。

3.2 售货状态机：五个状态的完整转移

自动售货机的控制核心是有限状态机。我把它设计成五个状态：空闲、投币、选货、出货、找零。平时停在空闲态，收到投币脉冲进入投币态，余额足够且有选货请求时转入出货态，出货完成后计算找零并回到空闲。状态编码用独热码，FPGA 上状态数不多时，独热码的译码逻辑最简单，时序也最好：

// 独热码状态编码 localparam S_IDLE = 5'b00001; localparam S_COIN = 5'b00010; localparam S_SELECT = 5'b00100; localparam S_DISPENSE = 5'b01000; localparam S_CHANGE = 5'b10000; reg [4:0] state; reg [4:0] next_state; always @(posedge clk or negedge rst_n) begin if (!rst_n) state <= S_IDLE; else state <= next_state; end always @(*) begin case (state) S_IDLE: begin if (coin_pulse_1 || coin_pulse_2) next_state = S_COIN; // 有人投币 else next_state = S_IDLE; end S_COIN: begin if (sel_a || sel_b) next_state = S_SELECT; // 按下选货键 else if (coin_pulse_1 || coin_pulse_2) next_state = S_COIN; // 继续投币 else next_state = S_COIN; // 等待操作，可加超时保护 end S_SELECT: begin if (sel_a && balance >= PRICE_A) next_state = S_DISPENSE; // 余额够商品A else if (sel_b && balance >= PRICE_B) next_state = S_DISPENSE; // 余额够商品B else next_state = S_COIN; // 余额不够，退回收币状态 end S_DISPENSE: begin next_state = S_CHANGE; // 出货一拍后进入找零 end S_CHANGE: begin next_state = S_IDLE; // 找零完成回到空闲 end default: next_state = S_IDLE; // 必须写 default，防止锁存器 endcase end

这里把时序逻辑和组合逻辑分成两个 always 块，是标准的两段式状态机写法。组合块负责计算下一个状态，时序块负责在时钟边沿把 next_state 锁存进 state。两个设计要点：一是 default 分支必须写，否则综合工具会推断出锁存器，上板后状态机行为会变得很怪；二是"余额不足"被设计成回到投币态而不是直接空闲，这样用户可以继续补投，符合真实售货机的使用习惯。如果觉得两段式不顺手，一段式把所有状态转移写在同一个时序块里也可以，但代码可读性会差一些，排查问题时不如两段式清晰。

3.3 余额计数与出货脉冲

余额计数由 coin_counter 模块负责。每收到一个投币脉冲，余额加上对应面额；出货成功时扣掉商品价格；找零阶段余额清零。注意投币、扣款、清零三个操作在状态机保证下不会同时发生，但代码里依然要写清楚优先级：

always @(posedge clk or negedge rst_n) begin if (!rst_n) begin balance <= 8'd0; end else begin // 投币累加，每次只能处理一种面额 if (coin_pulse_1) balance <= balance + 8'd1; else if (coin_pulse_2) balance <= balance + 8'd2; // 出货扣款，与投币不会同时出现 if (dispense_valid) begin if (sel_a_reg) balance <= balance - PRICE_A; else if (sel_b_reg) balance <= balance - PRICE_B; end // 找零阶段余额清零 if (state == S_CHANGE) balance <= 8'd0; end end

出货脉冲的生成同样讲究。不能直接把 sel_a 按键信号当作出货信号，因为按键是电平，按住多久出货信号就持续多久。正确做法是在状态机进入 S_DISPENSE 的那一拍，生成一个单周期脉冲接到 LED 上。我一般用这样的写法：

// 状态机进入出货状态时，打一拍高脉冲 always @(posedge clk or negedge rst_n) begin if (!rst_n) dispense_a <= 1'b0; else if (state == S_DISPENSE && sel_a_reg) dispense_a <= 1'b1; else dispense_a <= 1'b0; end

sel_a_reg是选货按键同步后的寄存器版本，在状态机里已经做好了一拍延迟，避免组合逻辑直接驱动输出。dispense_a这个脉冲只有一拍的宽度，接 LED 时刚好能让人眼看到亮一次，不会出现长按一直亮的误判。这个"脉冲代替电平"的思路在整个工程里贯穿始终，是 FPGA 设计与单片机编程最明显的思维差异。

3.4 数码管扫描显示

开发板上的数码管通常是共阴极或共阳极，段选和位选分开控制。四位数字要同时显示，硬件上只能一轮一轮扫描，靠人眼视觉暂留"看到"四位数字。扫描显示模块的核心逻辑如下：

always @(posedge clk or negedge rst_n) begin if (!rst_n) begin an <= 4'b1111; // 位选全灭 seg <= 8'h00; scan_cnt <= 2'd0; end else if (clk_1k_en) begin // 1kHz 时钟使能 scan_cnt <= scan_cnt + 1'b1; case (scan_cnt) 2'b00: begin an <= 4'b1110; seg <= seg_data[bcd_one]; end // 个位 2'b01: begin an <= 4'b1101; seg <= seg_data[bcd_ten]; end // 十位 2'b10: begin an <= 4'b1011; seg <= seg_data[bcd_hundred]; end // 百位 2'b11: begin an <= 4'b0111; seg <= seg_data[4'h0]; end // 千位空置 endcase end end

这里clk_1k_en是分频模块输出的时钟使能信号，每个周期拉高一拍。scan_cnt做位选轮询，seg_data是一张 0-9 数字到七段码的查找表。bcd_one、bcd_ten、bcd_hundred就是上一节说的余额拆位结果。扫描频率由 clk_1k_en 决定，四位轮流点亮，每位点亮 1ms，整个循环 4ms，人眼看就是稳定的四位数字。如果数码管明显闪烁，先查分频参数；如果出现重影，检查位选和段选是否在同一个时钟沿切换，必要时在切换位选前加一拍把段选清零的中间态。

4. 从零跑通：工程创建、引脚约束与上板验证

4.1 创建工程与添加源文件

拿到源代码之后，第一步不是打开编辑器看代码，而是先把工程建起来。我用的是 FPGA 厂商自带的 EDA 环境，流程大同小异：新建工程 -> 选择器件型号（看开发板说明书上的主控芯片型号，选错型号综合会报错）-> 把项目里的 vending_machine_top.v、debounce.v、vending_fsm.v、coin_counter.v、display.v、clk_div.v 全部添加进工程。

工程目录建议保持和源码包一致，不要把 .v 文件散落在桌面，否则管理工程版本时容易漏文件。添加完源文件先做一次全编译，看综合报告里有没有 error。常见的第一轮报错大多是模块例化时端口名不匹配，比如顶层里写的debounce u_debounce(.clk(clk), .key_in(coin_1), ...)而 debounce 模块的端口叫 key_in，连线名对不上。这种错误看报错信息里的行号很快能定位，编译报告里也会列出每个模块例化的位置，逐条排查即可。

4.2 引脚约束：不锁脚一切白搭

HDL 代码里写的input clk只是逻辑端口，物理上必须映射到开发板上某个具体的引脚才有信号进来。引脚约束这一步，说白了就是把逻辑端口名和开发板上丝印标着的引脚号一一对应写进约束文件。

以本项目为例，典型约束如下：

不同开发板的引脚编号完全不同，必须查自己手里那块板子的原理图或者厂商提供的引脚参考文件，千万不要照抄网上的约束。锁脚时还有一个容易被忽略的细节：按键一般按下为低电平，所以端口注释里写的"低电平有效"要和约束文件里设置的引脚电平保持一致，否则会出现按下没反应、松开反而触发的情况。引脚约束做完后重新编译，编译报告里会列出一张引脚使用表，检查每个端口是否都绑到了预期的引脚。

4.3 编译、烧录与上板验证

引脚约束完成后重新编译，这次要看三个报告：编译报告里的引脚使用情况、时序分析报告里的最高工作频率、错误报告里的时序违例。如果时序报告显示建立时间违例，大概率是分频时钟接到了触发器时钟端，或者组合逻辑链太长，回头改设计比硬压布局布线参数更有效。

下载这一步用 EDA 工具里自带的烧录器程序，连接开发板的下载口，选择生成的配置文件烧进去。烧录成功后按一下复位键，投币按键试一下，数码管应当点亮并跟随按键累加金额。我习惯的验证顺序是：先测按键消抖（按一次涨 1 元而不是涨好几元），再测选货（余额够时出货 LED 亮一拍），最后测找零（余额扣掉价格后剩余金额正确显示）。这个顺序能最快定位问题在输入链路、状态机还是输出链路。

4.4 用仿真代替玄学排错

上板出问题后对着硬件猜原因很浪费时间，正确做法是先在 PC 上用仿真器把逻辑跑一遍。testbench 不需要写得多复杂，关键是模拟出真实按键的行为：

`timescale 1ns / 1ps module tb_vending; reg clk = 0; reg rst_n = 0; reg coin_1 = 0; reg sel_a = 0; wire dispense_a; wire [7:0] seg; wire [3:0] an; vending_machine_top dut( .clk(clk), .rst_n(rst_n), .coin_1(coin_1), .sel_a(sel_a), .dispense_a(dispense_a), .seg(seg), .an(an) ); always #10 clk = ~clk; // 50MHz 时钟，周期 20ns initial begin #100 rst_n = 1; // 复位释放 #2000 coin_1 = 1; // 模拟按键按下 #200000 coin_1 = 0; // 按住 200us 后松开 #2000 sel_a = 1; // 选商品A #200000 sel_a = 0; #500000 $finish; end endmodule

这段仿真里故意把按键按了 200us，远超消抖模块的稳定时间要求，就是为了验证消抖和状态机转移的正确性。波形上重点看两个信号：dispense_a是否在选货后出现一个周期的高脉冲，state是否按预期从 IDLE 走到 DISPENSE 再回到 IDLE。仿真通过再上板，能省下至少一小时对着板子发呆的时间。如果仿真里发现余额没扣，多半是扣款条件和状态机转移不在同一拍，回头检查 dispense_valid 信号的时序。

5. 避坑记录：五个真实踩坑现场和对应解法

5.1 按一次按钮，余额涨了十几块

现象：投币按键按一下，数码管余额从 0 直接跳到 10 以上，甚至溢出成负数。

原因：消抖参数 CNT_MAX 设置太小，或者按键输入根本没接消抖模块直接进了状态机。机械按键的抖动在 5-20ms，而 20_000 次计数在 50MHz 下只有 0.4ms，稳定时间不够，抖动期间产生的多个脉冲全部被状态机当作投币处理。

解决：把 CNT_MAX 加大到 100_000（2ms）甚至 250_000（5ms），实测 5ms 对绝大多数按键都足够。另外检查按键信号是否经过了 debounce 模块，不要在状态机里直接采样按键电平。改完参数后重新仿真，用按键按住 200us 的激励测试，确认只产生一个脉冲。

5.2 数码管闪烁严重，字还重影

现象：上板后数码管数字剧烈闪烁，切换数字时有残影，看起来像两个字叠在一起。

原因：分频参数不对导致扫描频率过低，低于 50Hz 人眼就能察觉到闪烁；位选和段选切换不同步，前一位的段码残留到后一位。

解决：数码管扫描频率保持在 1kHz 左右，四位各分到 250Hz，想省功耗可以降到 500Hz，但不要低于 200Hz。重影问题在切换位选之前先把段选清零，也就是加一拍"先灭段、再换位、再亮段"的时序。具体实现是在 case 语句里，进入新位选的前一拍把 seg 赋值为空码。

5.3 状态机卡死，怎么按键都不回 IDLE

现象：演示到一半，按下选货键后机器再也不响应任何按键，只能按复位键恢复。

原因：case 语句缺少 default 分支，或者状态转移条件互斥性不足，两个条件同时成立时状态跳到了未定义路径。另一个隐蔽原因是状态编码冲突，用了二进制编码但转移条件写得不全，非法状态没有归到 IDLE。

解决：状态机一定要写 default，且 default 回到 IDLE；状态转移条件用 else if 保证互斥；独热码要检查复位初值是不是 5'b00001，如果不是，一上电就在非法状态。写完状态机后，把所有非法状态值在仿真里手动赋值一遍，确认都能回到 IDLE。

5.4 仿真波形全对，上板完全不工作

现象：testbench 里状态机、消抖、显示全部正常，烧到板上数码管不亮，按键无反应。

原因：引脚约束没做或者做错；复位信号极性反了，有的板子按键按下是高电平，复位需要高电平复位；时钟引脚没接到板载时钟而是随手绑了一个普通 IO。

解决：先查约束文件里每个端口是不是都有对应引脚，再查复位和按键的极性。最笨但最有效的方法是用一个简单的 LED 流水灯工程验证开发板本身没问题，再把售货机各模块逐个替换上去，二分定位问题模块。流水灯能跑说明时钟和复位链路正常，剩下的问题就在功能模块上。

5.5 余额显示负数，或者出货后余额不减

现象：选货成功后，余额反而显示成 255 或者一个明显超预算的数。

原因：8 位寄存器做减法时被综合成无符号数，price 大于 balance 时下溢成 255；或者出货扣款条件和状态机转移没有同步，扣款发生在错误的状态。

解决：在状态机里加余额判断，余额小于价格时不进入出货态，从源头避免减法发生。扣款放在 S_DISPENSE 状态而不是 S_SELECT 状态，保证"出货信号"和"扣款"在同一状态完成，不要分散在两个 always 块里，否则很容易出现扣款和出货错一拍的时序差。

6. 二次开发：加商品、改价格与调试习惯

这个工程的扩展点很清晰。想加一种商品 C，流程是：在顶层端口加一个 sel_c 输入和一个 dispense_c 输出，在状态机里加一条balance >= PRICE_C && sel_c的转移，在输出逻辑里加一个PRICE_C参数，最后在引脚约束里给 sel_c 找一颗没占用的按键。改价格更简单，localparam PRICE_A = 3这种地方直接改数值，重新编译下载即可。

如果想让演示效果更完整，可以试着把找零过程做成动画：在 S_CHANGE 状态让 LED 按 1Hz 闪烁指定次数，用分频模块里已有的 clk_1hz 做驱动，这个改动成本极低但现场演示时很加分。更进阶的玩法是把状态机每个状态码通过串口调试模块发到 PC 终端，配合上位机脚本画出状态转移图，这样系统调试就不再是黑匣子，状态机卡死时一眼就能看出停在哪个状态。

我的建议是二次开发时保持模块边界不变，只改状态机和参数，尽量不要动消抖和显示这两个已经验证过的模块。因为这两个模块和时序相关，改出问题来排查成本最高。从那以后我每次写完状态机，都会先花十分钟把非法输入组合在仿真里过一遍，确认所有分支都能回到 IDLE 才敢上板。这个习惯救了我很多次，希望帮到你。

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