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1. 项目背景与选型逻辑：为什么拿国产FPGA跑Corundum

1.1 一个看起来"冒险"的开局

事情的起因其实很朴素。当时团队接了一个任务：给内部的一套数据采集系统做网络卸载加速，要同时支持四个10G端口的线速收包，每个端口稳跑14.88 Mpps的满小包速率。第一反应是直接买商用网卡，但商用网卡的过滤规则和自定义处理逻辑改起来太费劲，而且牵涉到后续在卡上做自定义协议的打算。于是我们把目光投向了FPGA方案。

FPGA做网卡有两条路：要么自己写RTL，从MAC到DMA全部自己造轮子；要么用现成的开源IP做二次开发。自己写RTL看着自由，实际上光是搞定PCIe DMA描述符机制、多队列中断、MAC的时序收敛，就够一个团队忙上半年。于是我们盯上了Corundum——这个由ETH Zurich开源的10G/25G网卡IP，支持多端口、多队列、PCIe DMA和精确时间同步，在Xilinx平台上算是比较成熟的开源方案。

但问题来了：我们手里的板卡是国产FPGA，不是Xilinx。Corundum的代码里大量依赖Xilinx的原语和IP核，比如GTX高速收发器、PCIe硬核、AXI互联IP，这些在国产FPGA上统统不通用。说白了，想在国产FPGA上跑Corundum，等于要把一套依赖特定厂商生态的代码，移植到另一套厂商生态里。这个"移植"两个字，背后是一堆实打实的坑。

1.2 国产FPGA的资源现状与选型评估

国产FPGA这几年确实起来了，但要跑网卡这种对高速收发器和PCIe有硬性要求的场景，不是随便挑一块板子就行。我们评估过几个维度的资源：

高速收发器数量与速率：四端口10G至少需要4路10.3125Gbps的SerDes，再加上PCIe硬核占用的收发器，总数要有冗余。很多国产中端FPGA的收发器速率标称够用，但实际跑到10G时抖动和误码率是否达标，需要拿板子实测。

逻辑资源与BRAM：Corundum每个端口大约会吃掉比较可观的逻辑资源，四个端口加上DMA引擎、RSS哈希、包分类模块，系统总规模对LUT和FF的要求会到几十万级别。BRAM主要用于描述符缓存和包缓冲，资源不够时很容易出现布局布线拥塞。

PCIe硬核的可用性：这是一个大分水岭。PCIE硬核的DMA带宽直接决定网卡能不能跑满。国产FPGA里，PCIe硬核的接口协议栈各家实现差异很大，尤其是与用户逻辑对接的AXI接口和中断机制，往往和Xilinx的不一致。Corundum设计里的DMA引擎默认对接Xilinx的AXI接口，移植时这部分工作最大。

工具链生态：国产FPGA配套的开发工具普遍不如Vivado成熟，尤其在时序分析、IP定制、调试探针方面。我们最终选型时，把"工具链能否支持增量编译、能否比较方便地做时序约束迭代"也列入了KPI。综合下来选定了一款支持PCIe Gen3 x8、带8路10G SerDes的中大容量器件，逻辑资源约40万LUT级别，勉强够四端口设计跑。

1.3 Corundum架构对FPGA资源的核心诉求

在动手移植之前，有必要把Corundum的资源消耗模型捋清楚。它不是一个简单的"网口PHY+DMA"结构，而是一个完整的多队列硬件网卡流水线：

• 每个端口有一个MAC模块（支持10G/25G），负责以太网帧的收发、CRC校验、流控；
• 收方向上，数据进入Merged DMA接口，按描述符写入主机内存，同时支持RSS多队列哈希分发；
• 发方向上，主机通过描述符提交发送请求，DMA引擎从内存读出数据，送入MAC发送；
• 每个队列有独立的完成中断机制，可以配置中断合并。

这套架构在每个端口上都会产生独立的资源开销，而且端口之间通过AXI互联共享DMA引擎和PCIe带宽。四端口设计必须让DMA引擎能够处理来自四个方向的并发请求，这对DMA仲裁逻辑、描述符缓存容量和PCIe吞吐都有额外要求。

提示：移植前先做资源预算，比直接上手改代码重要得多。我们当时用Corundum单端口版本做了资源综合，估算出单端口约消耗6~7万LUT，四端口加上互联逻辑后总资源会达到单端口的4.5倍以上，这个非线性开销主要来自仲裁和跨时钟域处理。

2. 单端口基线的建立：把开源网卡跑起来只是第一步

2.1 从GitHub到板卡的完整流程

Corundum的代码托管在GitHub上，主分支版本使用的是Vivado工程结构，包含fpga/mqnic目录下的整体RTL代码和各个板卡的示例工程。虽然官方没有国产FPGA的工程，但RTL大部分是参数化的Verilog，这给移植留了基础。

我们的第一步不是直接动RTL，而是把工程的代码结构理清楚，搞清楚哪些是平台相关、哪些是平台无关的。粗略划分：

第一步先做的是把工程结构和厂商相关的原语抽出来，建立隔离层。Corundum里用到了Xilinx的BUFG、MMCME4_BASE、GTXE2_CHANNEL等原语，这些在国产FPGA里要用对应的原语替代。我们当时的做法是写了一个vendor_wrapper层，把所有原语调用封装成统一的接口，这样后续换器件只需要改wrapper的实现。

2.2 第一次收发包：验证链路与常见失败点

单端口跑通是整个项目的里程碑。流程其实并不复杂：把RTL综合、布局布线、生成比特流，然后写一个简单的Linux驱动加载网卡，再用ethtool和iperf验证。

但第一次真正让网卡"亮"起来，花了几乎两周。有几个典型的失败点值得记录：

PCIe枚举不到设备。这是第一个遇到的大坑。Corundum的PCIe配置空间由硬核提供，但国产FPGA的PCIe硬核在配置BAR空间和MSI-X能力时，默认参数往往和Corundum驱动预期的行为不一致。具体表现为：lspci看不到设备，或者看得到设备但BAR空间长度不对。解决方式是细致阅读国产PCIe硬核的用户手册，把BAR数量、每个BAR的大小、能力指针位置逐一对应表。Corundum的PCIe设备用了多个BAR，其中BAR0用于控制寄存器，BAR2用于DMA接口，BAR4用于MSI-X表，每个BAR的大小在RTL和驱动里都有约定，任何不一致都会导致驱动无法正常工作。

DMA描述符无法完成。PCIe通了之后，驱动加载时能够读写寄存器，但发包收包时描述符状态一直不更新。通过逻辑分析仪抓DMA接口的信号，发现问题出在地址转换上。Corundum的DMA引擎默认按48位地址进行地址转换，而国产PCIe硬核的AXI接口可能只暴露了低32位地址。这个问题隐藏很深，因为寄存器读写都是32位访问，看不出来，只有发起DMA大数据块传输时才暴露。

中断风暴导致系统卡死。链路通了之后，启动网卡的一瞬间系统直接卡死，原因是MSI-X中断处理函数里没有正确清除中断状态寄存器，导致中断无限重入。这算是驱动和RTL配合的典型问题，最终在驱动侧增加了中断状态确认后再处理的逻辑。

2.3 单端口性能摸底：先测出"能用"的数据

单端口跑通后，不要急着上四端口。先做性能摸底，得出基线数据，这样才能知道后面四端口的瓶颈到底是架构问题还是工程问题。

我们的测试环境是一台x86服务器，通过PCIe Gen3 x8连接FPGA板卡，使用DPDK收包测试单端口线速。这里提一个关键点：Corundum官方提供了mqnic驱动和DPDK PMD，DPDK PMD可以直接用，但对国产FPGA的PCIe硬核做适配时，要注意rte_pci_device里记录的vendor ID和device ID必须与RTL里的PCIe配置空间保持一致。

实测结果出来后，数据并不理想：单端口64字节小包只能跑到约8 Mpps，距离14.88 Mpps差了将近一半。这个数据在预期之内，因为我们还没做任何优化，而且国产PCIe硬核的DMA时延本身就比Xilinx的大一些。但基线的意义在于：所有后续优化的效果都得从这个数字往上提升。

3. 向四端口进发：架构扩展的核心矛盾

3.1 四端口不是简单的实例化复制

很多人的第一反应是：单端口通了，那四端口就是把mqnic模块复制四份，然后把PCIe BAR空间和中断号分一分。实际上这个思路是危险的，而且会在性能优化阶段付出成倍的代价。

Corundum本身支持多端口设计，它的架构里有一个核心的mqnic_core模块，内部通过AXI互联把多个mqnic_port连接共享DMA引擎。直接实例化四份端口模块没问题，但真正的复杂度在于：

标签分发机制。每个数据包进入DMA引擎后，需要通过一个标签（tag）来区分它属于哪个端口、哪个队列。Corundum实现了一个mqnic_eth模块来做这个分发，四个端口共享DMA引擎时，标签的分配必须唯一且不冲突。

DMA调度仲裁。四个端口同时收包，都期望占用PCIe带宽，这时候需要一个公平仲裁机制。Corundum默认的仲裁策略是固定优先级（round-robin），但round-robin在端口流量不对称时反而会造成带宽浪费：一个端口忙、三个端口闲时，忙端口最多只能拿1/4周期的时间片。我们后来改成了动态权重仲裁，让活跃端口可以临时占用更多带宽。

3.2 DMA接口与中断合并的设计取舍

四端口并发最直接的压力在DMA引擎。单端口时，DMA引擎只服务一个方向的请求流；四端口时，每个时钟周期可能有多个端口同时提交DMA请求，这时候描述符缓存深度就会成为瓶颈。

Corundum的描述符缓存用FPGA的BRAM实现，默认深度可能只有256或者512条。四端口并发时，如果每个端口每个时钟周期都可能消耗2到4条描述符，256条深度很容易被吃满，导致上游暂停（backpressure）。我们把描述符缓存深度逐步加大到1024条，同时观察BRAM消耗，找到一个既能满足并发需求又不至于吃光资源的平衡点。

中断合并（interrupt coalescing）是另一个需要仔细调的位置。网卡每收一个包就触发一次中断，四端口线速下中断频率会直接把CPU打满。Corundum硬件上支持中断合并，即在固定时间窗口内累积多个完成事件后统一触发一次中断。我们的做法是：

• 低延迟模式：时间窗口设置5微秒，适合小包频繁交互的场景；
• 吞吐模式：时间窗口设置50微秒左右，同时批处理多个描述符，CPU占用明显下降，但单包延迟会上升几十微秒。

这个参数在驱动里可以通过ethtool的coalesce参数调整，但硬件侧需要保证定时器的实现支持微秒级精度。

注意：中断合并的时间窗口不能设得太大。我们在测试中发现，当窗口超过100微秒后，TCP的吞吐会明显下降，因为ACK的反馈延迟变长了，拥塞窗口的增长变慢。实际部署时要把"CPU占用"和"应用延迟"放在一起权衡，而不是只看CPU降了多少。

3.3 时钟与复位域：最容易翻车的地方

四端口扩展后，片上时钟结构发生了质的变化。单端口时只有一条收发时钟链路，时钟关系简单；四端口时，四个MAC分别有独立的收发时钟，再加上PCIe的用户时钟、DMA引擎的时钟、AXI互联的时钟，整个设计变成了一个多时钟域系统。

这里最典型的问题是跨时钟域（CDC）处理不彻底。Corundum的代码里大部分跨时钟域都有同步器，但有些地方做得比较粗糙，尤其在四端口这种多时钟交织的场景下，隐患会被放大。我们在仿真阶段就发现了描述符状态位在跨时钟域时偶尔会出现亚稳态，导致DMA引擎读到错误的状态。

推荐的做法是：新增加的所有跨时钟域信号，一律通过两级同步寄存器处理，脉冲信号必须转成电平信号后再跨时钟域；数据总线跨时钟域时，用异步FIFO，不要自己写握手逻辑。我们在移植时把Corundum里面所有和时钟域相关的异步FIFO统一替换成国产FPGA原生的FIFO IP，避免不同厂商对FIFO时序的不同实现带来的问题。

复位也是容易被忽视的一环。四端口设计里，每个MAC需要独立的复位信号，而DMA引擎和PCIe则需要整板同步复位。我们的做法是划分两级复位域：一级是全局复位，上电后由PCIe硬核提供的perst_n触发，负责整个系统的复位；另一级是端口各自独立的软复位，由驱动寄存器控制，用于端口出现异常时单独复位某个端口而不影响其他端口。

4. 性能优化的三层递进：驱动、数据通路与硬件卸载

4.1 驱动侧的优化：中断合并与NAPI轮询

硬件层跑通之后，性能优化真正展开是在驱动侧。首选的优化手段，是把中断驱动的收包模式改成轮询/中断混合模式。这个思路在Linux内核的网络子系统里已有成熟方案，即NAPI机制。

NAPI的核心逻辑是：在高流量时，网卡中断只触发一次，之后驱动切换到轮询模式，持续从描述符环形队列里取包，直到没有新包到达才重新开启中断。这样做的好处是避免了每个包都产生中断的开销。

不过NAPI在Corundum的驱动里默认支持得并不算好。我们做了两个改动：

1. 调整NAPI的weight参数（即每次poll最多处理的包数），从默认的64调高到256，减少了poll调用的次数；
2. 修改轮询预算（budget）与时间片的比例关系，确保收包循环不会长时间霸占CPU。

实测下来，单端口在64字节小包下的收包性能从8 Mpps提升到了约11 Mpps，提升非常明显。但在四端口并发时，NAPI的收益开始缩小，瓶颈更多出现在数据通路下游和PCIe带宽上。

4.2 数据通路的隐患：缓存一致性开销与描述符管理

如果说驱动优化是"看得见"的优化，那数据通路的优化就是"看不见但影响更大"的优化。

四端口同时满速收包时，DMA引擎往主机内存写数据会产生大量的PCIe写事务。这些写事务到达CPU侧后，会引起缓存一致性（cache coherence）的操作。在x86平台上，PCIe设备写内存使用的是无监听（non-snoop）事务，但如果驱动没有正确设置页表属性，处理器会把这些内存视为可缓存的，导致每次DMA写入后都会触发cache flush操作，这对性能是致命的。

解决方法是使用DPDK或显式标记DMA内存为非缓存（uncacheable）或写合并（write-combining）。我们在内核驱动里改用dma_alloc_coherent分配DMA缓冲区，它分配的内存会默认设置为非缓存属性，确保DMA写入不会污染CPU cache。

描述符管理方面，四端口并发时描述符环形队列的读写指针竞争变得明显。Corundum的每个队列只有一组head/tail指针，硬件更新tail（表示已经完成），驱动更新head（表示新提交）。在四端口高并发时，驱动需要频繁轮询多个队列的tail指针，这会消耗大量CPU周期。

我们的优化是对描述符状态使用内存屏障和原子的读-清-写操作，避免每个队列都做一次完整的锁保护；同时增加一个"合并通知"机制：多个队列共享一个完成状态位，驱动只需要检查这个状态位就能判断是否有完成事件，减少轮询开销。

提示：调试这种底层问题一定要用PMU性能计数器看CPU的cycles和instructions，不要凭感觉推断瓶颈。我们一度以为瓶颈在DMA带宽，后来用perf stat看cache-misses才发现是缓存一致性开销占了大头，换掉内存分配方式后直接提升40%以上。

4.3 硬件卸载：CRC卸载、RSS与流表哈希

驱动侧优化到一定阶段后，继续在CPU侧抠性能已经事倍功半，该把工作卸载到硬件了。Corundum硬件上已经支持CRC卸载和部分校验和卸载，但要在四端口场景下发挥全部价值，还需要补两个关键功能。

RSS（Receive Side Scaling）：四端口网卡如果没有RSS，所有流量都会进入同一个队列，再由CPU分发给多个核处理。这样做不仅CPU负载不均，而且缓存命中率极差。我们在硬件上实现了基于Toeplitz哈希的RSS功能，哈希输入覆盖IP五元组，输出用于选择队列。这样一来，多核CPU可以并行处理不同队列的数据包，整体吞吐明显提升。

流表哈希（Flow Table Hash）：Corundum本身有一个简单的包分类模块，但在四端口高并发时不够用。我们基于哈希表实现了一个支持4096条流表的硬件加速模块，对数据包的五元组做精确匹配，并在硬件层面完成流量分类和计数。这个模块上线后，把原来CPU上需要做的大量软件流表查询直接卸载到硬件，配合RSS一起使用，四端口的64字节小包性能终于突破了50 Mpps。

5. 实测性能数据与调优效果对照

5.1 测试环境与方法论

性能测试的严谨性直接决定优化方向的正确性，这块的建议是：先用一台机器做单点测试，确定硬件的绝对上限，再逐步引入更复杂的测试场景。

我们的测试环境如下：

测试方法上有三个要点：

1. 小包测试看PPS，大包测试看带宽，两者不能混为一谈；
2. 每个数据测三遍取中位数，避免偶然波动影响判断；
3. 用ethtool -S查看硬件统计计数器，确认没有CRC错误和丢包，再谈性能数字。

5.2 单端口与四端口的性能对照

优化前后，我们记录了三个典型的性能节点：单端口未优化、单端口优化完成、四端口优化完成。

单端口优化的效果最明显，从8.1 Mpps提到13.9 Mpps，已经接近10G端口的理论极限14.88 Mpps（约93%）。这里最大的功臣是驱动侧的NAPI和内存分配属性调整，硬件侧只是把描述符缓存调深了一点。

四端口达到51.2 Mpps是一个比较理想的结果。要说明的是，这个数字是四个端口同时线速收包的总和，折算下来每个端口约12.8 Mpps，还有一定提升空间，但已经超过了商用网卡相同规格的默认表现。

5.3 不可忽略的细节：PCIe带宽与DDR带宽墙

很多人容易忽略一个事实：四端口的10G网卡，总带宽是40Gbps，而PCIe Gen3 x8的理论单向带宽只有约8GB/s，也就是64Gbps，看起来够用，但在小包场景下，PCIe层的处理效率会大打折扣。

原因在于PCIe的事务开销。每个DMA写请求大约需要额外的开销（TLP头、地址对齐等），在64字节小包下，有效载荷占比只有不到70%，这就导致实际可用带宽大幅缩水。我们在做四端口优化时，用PCIe性能计数器实测到PCIe的写带宽利用率已经接近90%，非常危险。如果想继续提升，可能需要考虑PCIe Gen4或者把DMA写合并成大块事务。

另一个容易踩的坑是主机内存带宽。当四个端口同时满速收包时，DMA写入和CPU处理数据包争抢内存带宽。我们用likwid测试过内存带宽占用，在51 Mpps的收包速率下，内存读带宽和写带宽合计已经占用了约70%的总带宽。这意味着如果后续还要在CPU上做深度包处理，内存带宽就会成为新的瓶颈。建议的方案是配置hugepages并利用NUMA亲和性把DMA缓冲区分配给靠近CPU的内存节点，减少跨NUMA的访问开销。

6. 国产FPGA工具链与开源IP磨合的踩坑实录

6.1 综合工具版本差异导致的时序违例

国产FPGA的工具链版本迭代非常快，我们在项目中期切换了一次综合工具的小版本，结果整个设计的时序全面崩盘。原本跑在150MHz的DMA逻辑在综合后只能跑到120MHz，时序路径上的关键路径延时大幅上升。

排查下来发现是工具在综合时对multicycle path的默认处理不一致。Corundum的RTL里有一些跨时钟域的路径，用了set_max_delay约束，但新版本工具对这类约束的解析规则变了，导致某些路径被过度约束。

这个坑给我们的教训是：移植开源工程时，不要轻易更换综合工具的版本。如果必须更换，一定要在第一次综合时就对比时序报告，重点关注关键路径的违例变化。另外，建议把工程里所有时序约束用get_cells配合通配符改写成相对通用的写法，减少对工具版本行为的依赖。

6.2 IP核替换与vendor适配

Corundum依赖一大堆Xilinx IP核，比如AXI Datamover、AXI Interconnect、GTX Transceiver、PCIe硬核等。在国产FPGA上这些都需要用厂商自己的IP替代。表面上看，IP核的逻辑功能类似，但接口时序和行为模型存在差异，最容易出问题的集中在两点：

AXI互联的行为差异。Xilinx的AXI Interconnect IP对outstanding transaction的数量、写响应通道的处理都很宽松，但国产IP对AXI协议的实现往往更严苛。比如某些国产AXI互联IP要求用户逻辑必须等待写响应后才能发起下一次写请求，这导致Corundum的DMA写性能被间接拖慢。我们的解决办法是在互联IP的配置里关闭严格排序模式，允许乱序完成，直接释放了流水线的潜力。

高速收发器的对齐与CDR行为。国产SerDes的CDR（时钟数据恢复）锁定时间比Xilinx的GTX慢得多。这直接影响到MAC层的链路建立时间，对端交换机可能还没协商完，FPGA这边就已经报了链路断开。解决办法是调整MAC模块中link_timing参数的容忍度，并且在链路建立阶段增加重试逻辑，让MAC等待SerDes稳定后再上报link up。

6.3 调试方法论：逻辑分析仪不够用怎么办

FPGA调试最痛苦的事情是：出问题的时候，板子上的JTAG逻辑分析仪资源远远不够看。四端口并发时，同时要观察的信号有几百上千条，厂商集成的逻辑分析仪根本塞不下。

我们最后摸索出的调试方法是仿真优先 + 硬件后验。具体来说：

1. 在RTL里增加大量调试寄存器（debug register），把关键状态机当前状态、描述符缓存占用率、DMA请求计数等信息通过PCIe读到主机；
2. 驱动里设置一个调试模式，通过sysfs接口周期性读取这些调试寄存器，记录到日志文件；
3. 在仿真阶段，把硬件可能出现的异常场景（如描述符不足、PCIe请求超时、FIFO溢出）做成定向测试向量，反复跑仿真验证。

这种"寄存器探针"的方法在四端口并发问题定位时发挥了巨大作用。比如我们曾经遇到过一个端口掉队的现象：四个端口前几分钟都正常，运行二十分钟后某一个端口吞吐骤降。通过读取各个队列的debug寄存器，发现该端口的描述符缓存占用率持续高位，进一步定位到是驱动的队列调度策略在长时间运行后出现了饥饿现象，修改调度算法后问题解决。

注意：调试寄存器要用独立的地址空间，不要挤占正常的功能寄存器。另外，调试信息不要一股脑打印到内核日志，最好通过mmap直接暴露给用户态工具，用Python脚本做数据分析和可视化，效率高得多。

7. 最后分享一点实测下来的心得

整个项目做下来，最深的体会是：开源IP在高性能场景的移植，本质上是对平台差异的深刻理解和系统性工程能力的考验。Corundum的代码质量在开源网卡项目里算顶尖水平，结构清晰、参数化程度高，这极大地降低了移植难度。但越是这样的项目，越不能抱着"拿来就能用"的心态，真正的坑往往藏在PCIe硬核的行为差异、工具链的版本变化、以及多时钟域交互这些"平时不会注意"的细节里。

如果让我给后续做类似工作的人三条建议，我会说：

• 第一，前期选型和资源预算决定项目的一半成败，务必在动手写代码前把PCIe带宽、BRAM容量、收发器数量这些硬指标算清楚；
• 第二，优化不要一上来就扎进硬件细节，先把驱动和内存分配层面的基础优化做透，往往会带来远超预期的收益；
• 第三，国产FPGA的工具链还在快速演进，用好厂商的调试工具、多读参考设计、多和FAE沟通，很多"看起来不可能"的问题其实都有现成的解法。

项目虽然结束了，但Corundum这套架构的潜力还有很多值得挖的地方。比如在四端口的基础上继续叠加PTP精确时间同步、硬件流表管理、甚至自定义的拥塞控制算法，都有很大的想象空间。用开源IP做底子，在国产FPGA平台上做落地，这条路已经走通了，后面就是看谁先走到更远的地方。