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1. 为什么主频数字越来越不可信了

如果你在手机或嵌入式圈子里待过一段时间，一定见过这样的场景：有人拿着一颗标称 2.4GHz 的芯片，跟另一颗 3.2GHz 的芯片比，然后斩钉截铁地说后者更强。这个判断在二十年前或许还勉强成立，放到今天基本等于看一个人的身高来猜他的篮球水平——不能说完全无关，但误差大到没法用。

我自己最早踩这个坑是在做一块电机控制板的时候。当时选型阶段，手头有两颗候选 MCU，一颗主频 48MHz，另一颗 72MHz，直觉告诉我选 72MHz 的那颗，控制环路的余量肯定更足。结果实测下来，48MHz 那颗跑 FOC 算法的循环耗时反而更短。原因很简单：前者是 Cortex-M4 带 FPU 和 DSP 指令，后者是 Cortex-M0+，两者每赫兹能干的活根本不在一个量级。那次之后我就养成了一个习惯——看芯片先看内核架构，再看主频，最后才看外设和存储。

这就是DMIPS/MHz这个指标存在的意义。它衡量的是"每 MHz 主频下，这颗 CPU 每秒能执行多少百万条 Dhrystone 指令"，本质上是把不同架构的 CPU 拉到同一条起跑线上，用同一套基准程序去跑，然后归一化到主频上。这样一来，Cortex-M0 的 0.87~0.95 DMIPS/MHz 和 Cortex-X4 的十几 DMIPS/MHz 之间的差距，就一目了然了。

这篇文章想做的事情很具体：把 ARM 从最小的 Cortex-M0 一路到旗舰级的 Cortex-X4 这条完整谱系，用 DMIPS/MHz 这个统一标尺串起来讲清楚。我会告诉你每个系列大概处在什么算力档位、为什么会有这个差距、这些差距在实际项目里意味着什么，以及选型时怎么用这个数据做判断。不管你是刚接触 ARM 的学生，还是做了几年嵌入式想系统梳理一下的工程师，应该都能从里面拿到能直接用的东西。

需要先说明一点：DMIPS 不是万能的。它测的是整数运算为主的通用负载，对浮点、向量、AI 推理这些场景的代表性有限。但在做架构横向对比、快速估算算力档位这件事上，它依然是目前最通用、最容易查到的参考值。把它用对地方，价值很大；把它当唯一标准，就会翻车。下面我会在讲每个系列的时候，顺带说清楚它的适用边界。

2. 先把 DMIPS/MHz 这个尺子讲透

2.1 Dhrystone 到底在测什么

Dhrystone 是 1984 年由 Reinhold Weicker 搞出来的一个合成基准程序，初衷是替代当时流行的 Whetstone（那个偏浮点）。它的设计思路很朴素：用一堆典型的整数操作——字符串拷贝、字符串比较、过程调用、指针操作、赋值、循环控制——拼成一个程序，跑很多遍，看每秒能跑多少遍。

之所以叫"合成"基准，是因为它并不模拟任何真实应用，而是把常见操作按一定比例混合。这既是它的优点也是它的缺点。优点是通用、可移植、几乎任何有 C 编译器的平台都能跑；缺点是它太容易被编译器优化"作弊"——比如把循环里没用的计算直接删掉，或者把字符串操作内联展开，测出来的数字就虚高了。

提示：不同编译器、不同优化等级下跑出来的 Dhrystone 分数可能差 30% 以上。所以跨平台对比时，一定要确认数据来源的编译条件是否一致，否则就是在比苹果和橘子。

2.2 DMIPS/MHz 是怎么算出来的

标准做法是这样的：先测出这颗 CPU 在某个主频下的 Dhrystone 每秒迭代次数（通常写作 Dhrystones/s），然后除以一个基准值 1757。这个 1757 是 VAX 11/780 这台老机器跑 Dhrystone 的成绩，被定义为 1 MIPS。所以：

DMIPS = Dhrystones_per_second / 1757 DMIPS/MHz = DMIPS / 实际主频(MHz)

举个例子，某颗 Cortex-M3 在 100MHz 下跑出 125000 Dhrystones/s，那么 DMIPS = 125000 / 1757 ≈ 71.1，DMIPS/MHz = 71.1 / 100 ≈ 0.71。这个 0.71 就是 M3 的典型归一化值，和 ARM 官方给出的 1.25 DMIPS/MHz（注意官方数据通常是在理想条件下、用特定编译器测的）会有出入，原因就在编译条件和测试环境。

这里有个很多人会混淆的点：ARM 官方文档里给的 DMIPS/MHz 数值，和第三方实测值经常对不上。比如 Cortex-M3 官方标 1.25，实测常在 0.7~1.0 之间；Cortex-A76 官方标 4.0 左右，实测可能到 5 以上。这不是谁在造假，而是测试条件不同。做选型估算时，我一般用官方值做上限参考，用实测值做保守估计，取中间偏保守的那个。

2.3 为什么这个指标对选型有用

假设你要做一个需要跑 1000 万次整数运算/秒的任务，手头有两颗芯片：A 是 Cortex-M0+ @ 48MHz，B 是 Cortex-M4 @ 48MHz。查表知道 M0+ 约 0.95 DMIPS/MHz，M4 约 1.25 DMIPS/MHz。那么：

• A 的算力 ≈ 48 × 0.95 = 45.6 DMIPS
• B 的算力 ≈ 48 × 1.25 = 60 DMIPS

差了约 30%。如果你的任务刚好卡在 50 DMIPS 这个门槛上，A 就不够用，B 才够。这种估算在项目早期、还没法跑真实 benchmark 的时候特别有用，能帮你快速排除明显不合适的方案，避免在错误的芯片上浪费打样时间。

但要注意，DMIPS 只反映整数通用算力。如果你的任务是浮点密集（比如电机控制、音频处理），那带 FPU 的 M4F、M7 相比不带 FPU 的 M0/M3，实际差距会远大于 DMIPS 数字体现的差距。这时候要结合 CoreMark、浮点 benchmark 一起看。

3. Cortex-M 系列：微控制器的算力阶梯

3.1 Cortex-M0/M0+：够用就好的极简派

Cortex-M0 是 ARM 在 2009 年推出的最小内核，M0+ 是它的低功耗改良版。两者都是 ARMv6-M 架构，只有 56 条指令，没有硬件除法，没有位操作指令（M0+ 加了几个），流水线只有 3 级。

DMIPS/MHz 方面，M0 大约 0.87~0.9，M0+ 大约 0.95。这个数字在整条 ARM 谱系里是最低的，但它的定位本来就不是拼算力。M0+ 的核心卖点是面积小、功耗低、成本低。一颗 M0+ 内核在 40nm 工艺下可能只占 0.01 平方毫米左右，静态功耗可以做到微安级。

我做过一个用 M0+ 的温湿度采集节点，主频跑到 24MHz，平时大部分时间在睡眠，每秒唤醒一次读传感器、算个简单的滑动平均、通过串口发出去，整个活跃时间不到 2ms。这种场景下，M0+ 的算力完全够用，而且它的低功耗特性让整机平均电流压到了 20 微安以下，一颗纽扣电池能撑两年。如果换成 M4，虽然算力翻倍，但静态功耗和面积都上去了，反而得不偿失。

注意：M0/M0+ 没有硬件除法指令，除法是靠软件库模拟的，一次除法可能要几十个周期。如果你的算法里有大量除法（比如做归一化、求平均值），要么改成移位和乘法，要么老老实实换 M3 以上。

3.2 Cortex-M3：经典的中坚力量

Cortex-M3 是 ARMv7-M 架构，指令集扩展到 Thumb-2，有了硬件除法、位操作、更丰富的寻址模式，流水线还是 3 级但做了分支预测优化。DMIPS/MHz 官方标 1.25，实测通常在 0.9~1.1 之间。

M3 在很长一段时间里是通用 MCU 的默认选择。STM32F1 系列就是基于 M3 的经典产品，到现在还有大量项目在用。它的算力对于大多数控制类、通信类任务都够用：跑个 Modbus 协议栈、做个 PID 控制、处理几路 ADC 采样，绰绰有余。

我印象比较深的是一个用 M3 做多路串口转以太网网关的项目。芯片跑 72MHz，要同时处理 4 路串口数据、做协议解析、打包成 TCP 发出去。实测下来 CPU 占用率在 40% 左右，还有余量。如果换成 M0+，同样的任务估计要跑到 80% 以上，稍微加点功能就顶不住了。这就是 M3 相比 M0+ 的价值——不是快一点点，而是给你留出了应对复杂度的空间。

3.3 Cortex-M4/M4F：DSP 和浮点的分水岭

Cortex-M4 是 ARMv7E-M 架构，在 M3 基础上增加了 DSP 扩展指令（SIMD、MAC 等）和可选的单精度 FPU。带 FPU 的版本通常叫 M4F。DMIPS/MHz 官方标 1.25，和 M3 一样，但实际算力因为 DSP 指令的存在，在信号处理类任务上能快好几倍。

这里要特别强调：M4 的 DMIPS/MHz 和 M3 相同，不代表两者算力一样。DMIPS 测的是通用整数负载，而 M4 的杀手锏是 DSP 指令。比如做一个 64 点 FIR 滤波，M3 可能要几百个周期，M4 用 SIMD 和 MAC 指令可能只要几十个周期。这种差距在 DMIPS 数字里完全体现不出来。

所以选型时，如果你的任务是音频处理、电机 FOC、振动分析这类信号处理密集的场景，看到 M4 和 M3 的 DMIPS 一样就选 M3，那就亏大了。一定要看 DSP 指令集和 FPU 这两个维度。

3.4 Cortex-M7：MCU 里的性能怪兽

Cortex-M7 是 ARMv7E-M 架构的高端版本，6 级双发射流水线，带分支预测、指令和数据缓存（I-Cache/D-Cache）、TCM（紧耦合内存），可选双精度 FPU。DMIPS/MHz 官方标 2.14，实测常在 1.8~2.0 之间，是 M4 的 1.7 倍左右。

M7 的典型主频能跑到 400~600MHz，算下来总 DMIPS 能到 1000 以上，已经接近一些低端 Cortex-A 的水平了。STM32H7 系列就是代表，跑 480MHz，带 1MB 以上的 SRAM，能跑一些轻量级的图形界面和实时操作系统。

我用 M7 做过一个带 TFT 屏和触摸的工业 HMI，跑 LVGL 图形库，同时后台还要处理 Modbus 和几路模拟量采集。M7 的缓存和 TCM 在这里帮了大忙——把图形缓冲区和关键代码放到 TCM 里，访问延迟极低，刷屏流畅度明显好于同主频的 M4。这就是 M7 相比 M4 的另一个优势：不只是算力高，内存子系统也强得多。

3.5 Cortex-M 系列算力速查表

这张表里的总 DMIPS 是按典型主频上限估算的，实际项目里因为内存等待、外设占用等因素，能发挥出来的算力通常要打个七八折。做余量设计时，我一般按表里数值的 60% 来规划任务负载，留出足够的缓冲。

4. Cortex-A 系列：从能跑系统到旗舰性能

4.1 Cortex-A5/A7：入门级应用处理器

Cortex-A5 和 A7 是 ARM 在 2010 年前后推出的入门级应用处理器内核，都是 ARMv7-A 架构，支持完整的 MMU、NEON SIMD（A7 可选）、乱序执行（A7 是部分乱序）。DMIPS/MHz 方面，A5 约 1.57，A7 约 1.9。

这两个内核的定位是"能跑 Linux 的最低门槛"。A5 常见于早期的低端平板和工业网关，A7 则被大量用在树莓派 2、各种国产平板和 IoT 网关上。它们的算力相比 M7 高不了太多，但胜在有 MMU 和完整的内存管理，能跑 Linux 这种通用操作系统。

我手上有一块基于 A7 双核 @ 1.2GHz 的工控板，跑 Linux，用来做数据采集和简单的 Web 服务。总 DMIPS 大约 4560，跑个轻量级 Web 服务器和数据库完全没问题，但一旦要做视频解码或者复杂计算，就明显吃力了。这就是 A7 的定位——够用，但别指望它干重活。

4.2 Cortex-A53/A55：能效比之王

Cortex-A53 是 ARMv8-A 架构的第一代 64 位小核，8 级顺序流水线，DMIPS/MHz 约 2.3。A55 是它的继任者，ARMv8.2-A 架构，DMIPS/MHz 约 2.7，能效比进一步提升。

A53 是过去十年出货量最大的 ARM 内核之一，几乎所有的中低端手机 SoC 里都有它的身影（作为小核），树莓派 3/4 也用的是它。A55 则是当前主流手机 SoC 的标准小核，和 A76/A78 等大核组成 big.LITTLE 或 DynamIQ 架构。

这里要引入一个关键概念：大小核调度。现代手机 SoC 通常有 4 个小核（A55）+ 2~4 个大核（A76/A78/X 系列）。小核负责后台任务、轻负载场景，功耗极低；大核负责前台应用、游戏、AI 推理，性能强但功耗高。调度器根据负载动态切换，这就是为什么手机能同时做到"待机省电"和"游戏流畅"。

提示：做嵌入式 Linux 开发时，如果 SoC 是大小核架构，可以通过 taskset 命令把关键任务绑定到大核上，避免被调度到小核导致性能抖动。这个技巧在实时性要求高的场景里特别有用。

4.3 Cortex-A76/A77/A78：性能大核的主力

从 A76 开始，ARM 的大核架构有了质的飞跃。A76 是 ARMv8.2-A 架构，11 级乱序流水线，4 发射，DMIPS/MHz 约 4.0，是 A55 的 1.5 倍。A77 进一步提升到约 4.5，A78 约 5.0。

A76 的架构改进主要来自更深的乱序窗口、更强的分支预测、更大的重排序缓冲。这些改进让它在同主频下能挖掘出更多的指令级并行，DMIPS/MHz 从 A55 的 2.7 跳到 4.0，提升接近 50%。这个提升幅度在 ARM 历史上是比较罕见的。

实际体验上，A76 相比 A55 的差距在跑分上很明显，但在日常轻负载下感知不强——因为轻负载时小核就够了，大核根本不出力。只有在游戏、视频编辑、AI 推理这类重负载场景，大核的优势才体现出来。这也是为什么手机评测喜欢用持续负载测试，而不是单次跑分。

4.4 Cortex-X1/X2/X3/X4：不计功耗的性能旗舰

Cortex-X 系列是 ARM 从 2020 年开始推出的"超大核"产品线，定位是"不计功耗追求极致性能"。X1 基于 A77 架构但大幅加宽，DMIPS/MHz 约 5.5；X2 约 6.5；X3 约 7.5；X4 约 8.5~9.0。

X 系列的架构特点是：超宽的发射宽度（X4 达到 10 发射）、超深的乱序窗口、超大的一级缓存、专门优化的分支预测器。这些设计让它在同主频下的 IPC 远超普通大核，但代价是面积和功耗都大幅增加。一颗 X4 内核的面积可能是 A55 的 5 倍以上，峰值功耗也高得多。

所以 X 系列从来不是单独使用的，而是和 A 系列大核、小核组成三丛集架构（如 1×X4 + 3×A720 + 4×A520）。日常轻负载跑小核，中等负载跑大核，只有爆发性重负载才唤醒 X 核。这种设计在性能和功耗之间做了精细的平衡。

4.5 Cortex-A 系列算力速查表

看到这张表，再回头看文章开头那个"2.4GHz 打不过 3.2GHz"的例子，就清楚了：如果 2.4GHz 那颗是 X4，3.2GHz 那颗是 A55，前者的总算力是 2.4×8.5≈20400 DMIPS，后者是 3.2×2.7≈8640 DMIPS，前者是后者的 2.4 倍。主频低反而算力高，这就是架构的威力。

5. 从 M0 到 X4，差距到底有多大

5.1 用一张图理解算力跨度

如果把 M0 的 DMIPS/MHz（0.87）当作 1 个单位，那么：

• M0+：1.09 倍
• M3/M4：1.44 倍
• M7：2.46 倍
• A53：2.64 倍
• A55：3.10 倍
• A76：4.60 倍
• X4：约 10 倍

也就是说，同样跑 1MHz，一颗 X4 干的活相当于 10 颗 M0。如果再把主频因素算进去——M0 通常跑 24~48MHz，X4 跑 3.2~3.5GHz——那么单核总算力的差距可以达到 700 倍以上。这个跨度覆盖了从"一颗纽扣电池跑两年"到"实时渲染 4K 游戏"的全部场景。

理解这个跨度，对做技术选型很关键。很多新手会问"我该学哪个 ARM 内核"，其实答案取决于你要做什么。做传感器节点，M0+ 就够了，学 A 系列纯属浪费；做手机应用，必须懂 A 系列和大小核调度；做工业控制，M3/M4/M7 是主战场。没有"最好的内核"，只有"最合适的档位"。

5.2 算力差距在实际项目中的体现

我拿三个自己做过的项目来对比，感受会更直观。

第一个是前面提到的 M0+ 温湿度节点，24MHz，每秒唤醒一次，活跃 2ms，平均电流 20 微安。这个项目里，算力根本不是瓶颈，功耗才是。M0+ 的 0.95 DMIPS/MHz 完全够用，换成任何更强的内核都是浪费。

第二个是 M4F 的电机控制板，168MHz，跑 FOC 算法，控制环路 10kHz。FOC 涉及大量的三角函数、坐标变换、PID 运算，M4F 的 FPU 和 DSP 指令在这里发挥了关键作用。实测控制环路耗时约 15 微秒，CPU 占用率不到 20%。如果换成 M3，没有 FPU，同样的算法可能要 100 微秒以上，控制频率就得降下来。

第三个是 A76+A55 的 AI 边缘计算盒子，跑轻量级目标检测模型。A76 大核负责推理，A55 小核负责数据预处理和网络通信。推理一帧 1080p 图像大约 30ms，其中 A76 贡献了大部分算力。如果只有 A55，推理时间可能要 100ms 以上，帧率就掉到 10fps 以下了。

这三个项目对应了三个完全不同的算力档位，也对应了三种不同的设计思路。选型时先想清楚你的任务属于哪一档，再去查对应的 DMIPS 数据，比盲目追求高主频靠谱得多。

5.3 主频、IPC 和算力的三角关系

算力的本质公式是：总算力 = 主频 × IPC × 核心数。DMIPS/MHz 本质上就是 IPC 的一个近似度量（在 Dhrystone 这个特定负载下）。

主频的提升靠工艺和物理设计，过去二十年从几百 MHz 涨到了 5GHz 以上，但近几年明显放缓，因为功耗和散热顶到了墙。IPC 的提升靠架构改进，比如更宽的发射、更深的乱序、更好的分支预测，ARM 从 A53 到 X4 的 IPC 提升超过 3 倍，主要就靠这个。核心数的提升靠多核集成，手机 SoC 从单核发展到八核甚至更多。

这三条路各有代价：提主频功耗涨得最快（近似三次方关系），提 IPC 面积涨得最快，提核心数则受限于软件并行度和内存带宽。所以现代 SoC 的设计是三条路一起走，但各有侧重——小核侧重能效，大核侧重 IPC，超大核侧重峰值性能。

提示：做功耗敏感的设计时，不要一味降主频。有时候降主频导致任务执行时间变长，总能耗反而更高（因为静态功耗在更长时间里持续消耗）。正确的做法是找到"能量最优点"，通常在中低频段。这个点需要实测，没有通用公式。

6. 选型实战：怎么用 DMIPS 数据做决策

6.1 从任务负载反推算力需求

选型的第一步不是看芯片，而是算清楚你的任务需要多少算力。方法很简单：把任务拆成基本操作，估算每种操作的次数，乘以对应的周期数，加起来就是总周期数，再除以主频就是执行时间。

举个具体例子。假设你要做一个 1024 点 FFT，用 M4F 跑。基 2 FFT 的复数乘法次数约为 (N/2)×log2(N) = 512×10 = 5120 次，每次复数乘法约 4 次实数乘加。M4F 的 FPU 做一次单精度乘加约 1 个周期（流水线满时），加上取数、循环控制等开销，实际每点约 5~8 个周期。1024 点总共约 5000~8000 周期。168MHz 下，约 30~48 微秒。这个估算和实测通常能对上，误差在 50% 以内。

有了这个估算，你就知道任务需要多少周期，再结合实时性要求（比如每 1ms 要跑一次 FFT），就能反推需要多高的主频、多强的内核。如果估算下来 M4F 要 48 微秒，而你的周期是 1ms，那余量很足；如果周期是 50 微秒，那就得换 M7 或者降低 FFT 点数。

6.2 不同场景的选型建议

这张表是经验性的起点，实际选型还要考虑外设、存储、封装、供货、工具链等一堆因素。但至少它能帮你快速缩小范围，不至于在几十个型号里瞎转。

6.3 别被主频和核心数忽悠

最后说几个选型时容易踩的坑。

第一个坑是"唯主频论"。前面已经讲透了，主频只是算力公式里的一个因子，IPC 同样重要。看到 3GHz 就以为强，看到 1GHz 就以为弱，是最常见的误判。

第二个坑是"唯核心数论"。八核不一定比四核强，因为很多八核是 4 大 + 4 小，小核的算力可能只有大核的三分之一。而且多核的加速比受软件并行度限制，Amdahl 定律摆在那里——如果任务只有 20% 能并行，八核相比单核最多快 1.25 倍。

第三个坑是"忽略内存子系统"。CPU 再快，如果数据供不上，也是白搭。M7 有缓存和 TCM，A 系列有完整的多级缓存，这些对实际性能的影响可能比主频还大。做数据密集型任务时，内存带宽和延迟往往才是真正的瓶颈。

第四个坑是"忽略散热和功耗墙"。手机 SoC 的峰值性能只能维持几十秒，之后就会因为发热降频。所以看跑分要看持续性能，而不是峰值。做嵌入式设计时，也要算清楚散热预算，别选了一颗跑满就过热的芯片。

7. 常见问题与排查实录

7.1 DMIPS 数据对不上怎么办

这是最常见的问题。你在 ARM 官网查到一个数，在芯片厂商的数据手册里查到另一个数，在第三方评测里又是第三个数。怎么办？

我的做法是：以芯片厂商在数据手册里给出的、标注了测试条件的数值为准。ARM 官网的是内核理论值，芯片厂商的是实际集成后的值（考虑了内存、缓存、工艺），第三方评测的是特定场景下的实测值。三者用途不同：理论值用于架构对比，手册值用于选型估算，实测值用于验证。

如果实在找不到可靠数据，可以用 CoreMark 分数做交叉验证。CoreMark 比 Dhrystone 更现代、更难被优化作弊，很多芯片厂商都会公布。CoreMark/MHz 和 DMIPS/MHz 之间大致有个换算关系（约 1 CoreMark/MHz ≈ 2.5~3 DMIPS/MHz），但不同架构间这个比例会变，只能做粗略参考。

7.2 为什么实测性能远低于理论值

如果你按 DMIPS 数据估算出任务应该跑 10 微秒，实测却跑了 50 微秒，通常是这几个原因：

• 内存等待：代码或数据不在缓存/TCM 里，每次访问都要等几十个周期。解决办法是把关键代码和数据放到 TCM 或紧耦合内存里。
• 编译器优化不足：优化等级没开够，或者代码写法阻碍了优化。试试 -O2 或 -O3，检查关键循环的汇编输出。
• 中断开销：频繁的中断会打断流水线，每次中断进出都要几十个周期。降低中断频率，或者用 DMA 减少 CPU 干预。
• 外设等待：CPU 在等外设（如 ADC 转换、串口发送）时是空转的。用 DMA 或中断驱动，别用轮询。
• 时钟配置错误：实际主频没跑到你以为的值。检查 PLL 配置和时钟树，用示波器或 MCO 引脚输出时钟验证。

7.3 常见问题速查表

7.4 几个独家避坑技巧

第一个技巧：做算力估算时，永远按最坏情况算。缓存全部未命中、中断最频繁、外设最慢，这些情况都要考虑进去。按平均值估算，上线后大概率翻车。

第二个技巧：选型时留 50% 以上的算力余量。不是因为估算不准，而是因为需求会变。今天够用的算力，明天加个功能就不够了。留余量就是留后路。

第三个技巧：别迷信跑分。跑分是特定条件下的产物，你的实际应用和跑分场景可能完全不同。有条件的话，一定要在目标硬件上跑真实负载，哪怕只是简化版的。

第四个技巧：关注工具链成熟度。同样一颗内核，不同厂商的工具链、库、文档质量可能差很多。选型时把工具链支持也纳入考量，能省下大量调试时间。

8. 我个人的一点经验

做了这么多年嵌入式，从 8 位机一路用到 Cortex-A，最大的体会是：算力永远不是孤立指标，它和功耗、成本、开发难度、生态成熟度绑在一起。DMIPS/MHz 是一个很好的起点，帮你快速定位芯片的算力档位，但它只是起点，不是终点。

我见过太多项目因为选型时只看主频或只看价格，后期被迫重构。也见过一些项目因为过度设计，选了远超需求的芯片，结果成本下不来、功耗压不住。选型的本质是在一堆约束里找平衡点，而 DMIPS 数据是帮你找到这个平衡点的重要工具之一。

如果你正在做选型，我的建议是：先用 DMIPS/MHz 和主频估算出总算力，对照任务需求划出一个候选范围；然后在这个范围里比较外设、存储、封装、功耗、工具链、供货；最后选两三颗做实际测试，用真实负载验证。这个过程可能要多花一两周，但比起选错后返工，这点时间花得值。

最后分享一个小技巧：建一个自己的芯片数据库，把用过的每颗芯片的内核、主频、DMIPS、实测性能、踩过的坑都记下来。下次选型时，这个数据库比任何官方文档都好用，因为它是你自己验证过的。我攒了七八年，现在选型基本半小时就能定下候选，效率比翻手册高多了。