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1.体系结构分类

1.1 按处理机的数量进行分类

按处理机的数量进行分类:单处理系统(一个处理单元和其他设备集成)、并行处理系统(两个以上的处理机互联)分布式处理系统(物理上远距离且松耦合的多计算机系统)

1.2 Flynn分类

分类有两个因素，即指令流和数据流，指令流由控制部分处理，每一个控制部分处理一条指令流，多指数据流由处理器来处理，每一个处令流就有多个控制部分:
理器处理一条数据流，多数据流就有多个处理器;至于主存模块，是用来存储的，存储指令流或者数据流，因此，无论是多指令流还是多数据流，都需要多个主存模块来存储，对于主存模块，指令和数据都一样。现在的多核计算机就是多处理器多指令

• SISD(单指令单数据流Single Instruction Single Data)
• SIMD(单指令多数据流Single Instruction Multiple Data)
• MISD(多指令单数据流,不存在)
• MIMD(多指令多数据流)

依据计算机特性，是由指令来控制数据的传输，因此，一条指令可以控制一条或多条数据流，但一条数据流不能被多条指令控制，否则会出错，就如同上级命令太多还互相冲突不知道该执行哪个，因此多指令单数据MISD不可能

2.指令系统

2.1 计算机指令的组成

计算机指令的组成:一条指令由操作码和操作数两部分组成，操作码决定要完成的操作，操作数指参加运算的数据及其所在的单元地址。在计算机中，操作要求和操作数地址都由二进制数码表示，分别称作操作码和地址码，整条指令以二进制编码的形式存放在存储器中。

2.2 计算机指令执行过程

计算机指令执行过程: 取指令一一分析指令–执行指令三个步骤，首先将程序计数器PC中的指令地址取出，送入地址总线，CPU依据指令地址去内存中取出指令内容存入指令寄存器IR;而后由指令译码器进行分析，分析指令操作码;最后执行指令，取出指令执行所需的源操作数。

是的，计算机指令的执行过程通常可以分为三个基本阶段，这就是经典的指令周期（Instruction Cycle）：

1.取指令（Fetch Instruction）

• 目的：从内存中取出下一条要执行的指令。
• 过程：
  • CPU 中的程序计数器（PC）保存着下一条指令在内存中的地址。
  • 控制单元根据 PC 的值，向内存发出读取请求。
  • 内存将对应地址的指令送回 CPU，并存入指令寄存器（IR）。
  • 取完后，PC 自动更新为下一条指令的地址（通常是加当前指令长度）。

2.分析指令（Decode Instruction）

• 目的：理解指令的含义，确定需要哪些操作和操作数。
• 过程：
  • 控制单元对 IR 中的指令进行译码（Decode）。
  • 分析出操作码（Opcode）和操作数（Operand）。
  • 操作码决定要执行的操作类型（如加法、跳转等）。
  • 操作数可能来自寄存器、内存或立即数，需确定其来源和地址。

3.执行指令（Execute Instruction）

• 目的：完成指令指定的操作。
• 过程：
  • 根据操作码，ALU（算术逻辑单元）或其他功能部件执行相应操作。
  • 如果是算术/逻辑运算，则 ALU 进行计算；
  • 如果是数据传送，则在寄存器与内存之间移动数据；
  • 如果是跳转指令，则修改 PC 的值以改变程序流程。
  • 执行结果通常写回寄存器或内存。

补充说明：

现代处理器为了提高效率，常采用以下技术：

• 流水线（Pipelining）：让多个指令的不同阶段同时进行（如一条在执行，另一条在译码，第三条在取指）。
• 多发射 / 超标量：一个周期内取指并执行多条指令。
• 乱序执行：不严格按照程序顺序执行，只要数据依赖允许就提前执行。

但无论架构如何复杂，取指 → 译码 → 执行始终是指令处理的核心逻辑。

2.3 指令寻址方式

顺序寻址方式:当执行一段程序时，是一条指令接着一条指令地顺序执行
跳跃寻址方式:指下一条指令的地址码不是由程序计数器给出，而是由本条指
令直接给出。程序跳跃后，按新的指令地址开始顺序执行。因此，程序计数器
的内容也必须相应改变，以便及时跟踪新的指令地址。

一、顺序寻址方式（Sequential Addressing）

• 特点：

  • 程序按存储在内存中的物理顺序逐条执行。
  • 下一条指令的地址由程序计数器（PC）自动加当前指令长度得到。

• 工作过程：

  1. CPU 执行当前指令；
  2. PC 自动指向下一条指令（通常是PC ← PC + 指令字长）；
  3. 下次取指时，从新的 PC 地址读取指令。

• 适用场景：

  • 大多数常规代码段（如赋值、算术运算等）都采用顺序执行。

✅ 顺序寻址是程序执行的“默认模式”。

二、跳跃寻址方式（Jump / Branch Addressing）

• 特点：

  • 下一条要执行的指令地址不是PC+1，而是由当前指令本身直接或间接提供。
  • 导致程序执行流程发生“跳转”（转移），打破顺序执行。

• 实现机制：

  • 当前指令的操作数字段中包含一个目标地址（或偏移量）；
  • 执行该指令时，CPU 将该地址加载到 PC 中；
  • 后续指令将从这个新地址开始顺序执行。

• 常见类型：

  类型	说明
  无条件跳转（JMP）	总是跳转到指定地址
  条件跳转（如 BEQ, BNE）	根据标志位（如零标志、进位标志）决定是否跳转
  子程序调用/返回（CALL / RET）	跳转到子程序入口，并保存返回地址

• 对 PC 的影响：

  • 跳跃指令执行后，PC 被强制修改为目标地址，不再是自增结果。

✅ 跳跃寻址是实现循环、分支、函数调用等高级控制结构的基础。

三、两者关系

• 一个完整程序 =顺序执行为主 + 跳跃执行为辅。
• 即使在跳跃之后，程序通常又回到顺序寻址模式，从新地址开始逐条执行。
• 现代 CPU 的分支预测技术就是为了优化跳跃寻址带来的流水线中断问题。

示例（简化汇编）：

0x100: ADD R1, R2 ; 顺序执行 → PC 变为 0x104 0x104: CMP R1, #0 ; 顺序执行 → PC 变为 0x108 0x108: BEQ 0x120 ; 条件跳转：若 R1=0，则 PC ← 0x120；否则 PC ← 0x10C 0x10C: SUB R1, #1 ; 顺序执行（未跳转时） ... 0x120: MOV R3, #99 ; 跳转目标地址，从此处继续顺序执行

总结

2.4 指令操作数的寻址方式

• 立即寻址方式:指令的地址码字段指出的不是地址，而是操作数本身
• 直接寻址方式:在指令的地址字段中直接指出操作数在主存中的地址。
• 间接寻址方式:指令地址码字段所指向的存储单元中存储的是操作数的地址
• 寄存器寻址方式:指令中的地址码是寄存器的编号。
• 基址寻址方式:将基址寄存器的内容加上指令中的形式地址而形成操作数的有
  效地址，其优点是可以扩大寻址能力。
• 变址寻址方式:变址寻址方式计算有效地址的方法与基址寻址方式很相似，它
  是将变址寄存器的内容加上指令中的形式地址而形成操作数的有效地址。

你总结得非常准确！这些确实是计算机组成原理中指令操作数的常见寻址方式。下面我将对这四种基本方式做系统梳理，并补充一些细节、示意图（文字版）和对比，帮助你更深入理解。

1.立即寻址（Immediate Addressing）

• 特点：操作数直接包含在指令中。
• 格式：

  操作码 | 立即数（操作数本身）

• 示例（伪汇编）：

  MOV R1, #25 ; 将十进制数 25 直接送入寄存器 R1

• 优点：速度快（无需访存）。
• 缺点：操作数大小受指令长度限制。
• 注意：常用于初始化、常量赋值。

✅关键点：地址码字段 = 操作数（不是地址）！

2.直接寻址（Direct Addressing）

• 特点：指令中的地址字段直接给出操作数在主存中的地址。
• 格式：

  操作码 | 主存地址 A

• 执行过程：
  • CPU 用地址 A 访问内存 → 取出操作数。
• 示例：

  LOAD R1, 1000 ; 将内存地址 1000 处的数据加载到 R1

• 访存次数：1 次（取操作数）。
• 缺点：地址范围受限于地址字段位数；程序不便于重定位。

✅关键点：地址码 = 操作数的内存地址。

3.间接寻址（Indirect Addressing）

• 特点：指令中的地址字段指向一个内存单元，该单元中存储的是操作数的地址。
• 执行过程：
  1. 从指令取得地址 A；
  2. 访问内存[A] → 得到真正的操作数地址 B；
  3. 再访问内存[B] → 得到操作数。
• 访存次数：2 次（甚至更多，若多级间接）。
• 示例（概念）：

  指令: LOAD R1, @2000 内存[2000] = 3000 内存[3000] = 88 → R1 ← 88

• 优点：可实现动态地址、指针、灵活的数据结构。
• 缺点：速度慢（多次访存）。

✅关键点：地址码 → 存的是“地址的地址”。

🔁 可扩展为多重间接寻址（如***ptr），但现代体系结构较少使用。

4.寄存器寻址（Register Addressing）

• 特点：操作数位于CPU 的寄存器中，指令中给出寄存器编号。
• 格式：

  操作码 | 寄存器号（如 R2）

• 示例：

  ADD R1, R2, R3 ; R1 ← R2 + R3

• 优点：
  • 速度极快（寄存器访问比内存快得多）；
  • 指令字较短（寄存器编号只需 few bits）。
• 应用：几乎所有现代指令集（如 ARM、x86、RISC-V）都大量使用寄存器寻址。

✅关键点：地址码 = 寄存器编号，操作数在寄存器中。

🔍 对比总结表

🧠 补充说明

除了上述四种，还有其他常见寻址方式，例如：

• 寄存器间接寻址：寄存器中存的是内存地址（如MOV R1, [R2]）。
• 变址寻址 / 基址寻址：地址 = 基址寄存器 + 偏移量（用于数组、结构体）。
• 相对寻址：地址 = PC + 偏移量（常用于跳转指令）。
• 堆栈寻址：操作数在栈顶（如PUSH,POP）。

注意区分：指令寻址方式（控制流，如顺序/跳跃） vs操作数寻址方式（数据流，如立即/直接等）——它们解决不同问题。

2.5 CISC和RISC区别

• CISC是复杂指令系统兼容性强，指令繁多、长度可变，由微程序实现
• RISC 是精简指令系统,指令少，使用频率接近，主要依靠硬件实现(通用寄存器，硬布线逻辑控制)

以下是它们的核心区别：

✅ 一、基本思想对比

✅ 二、核心区别详解

✅ 三、优缺点对比

🔹 CISC 优点：

• 指令功能强，程序代码密度高（节省内存）；
• 对早期编译器友好，适合手工汇编编程。

🔹 CISC 缺点：

• 指令执行时间不一致，难以流水线化；
• 控制逻辑复杂，功耗高，设计难度大；
• 很多复杂指令实际使用率极低（“20% 指令完成 80% 工作”）。

🔹 RISC 优点：

• 指令规整，易于流水线、超标量、乱序执行；
• 硬件设计简洁，功耗低，频率高；
• 适合现代编译器优化。

🔹 RISC 缺点：

• 程序体积较大（需多条简单指令）；
• 对编译器要求高。

✅ 四、现代融合趋势

虽然 CISC 与 RISC 曾泾渭分明，但如今已出现融合：

• x86（CISC）内部采用 RISC 思想：
  Intel/AMD 将复杂 x86 指令在 CPU 内部动态翻译为微操作（µops），再用类 RISC 的超标量引擎执行。

• RISC 也在增强功能：
  ARMv8、RISC-V 扩展了向量指令（SIMD）、原子操作等，提升单指令能力。

📌结论：现代高性能处理器无论标称 CISC 或 RISC，底层都借鉴了对方的优点。

✅ 五、一句话总结

CISC：让指令更聪明；RISC：让硬件更高效。

2.6 指令流水线

• 指令流水线原理: 将指令分成不同段，每段由不同的部分去处理，因此可以产生叠加的效果，所有的部件去处理指令的不同段

• RISC中的流水线技术

  • (1) 超流水线 (super Pipe Line) 技术。它通过细化流水、增
    加级数和提高主频，使得在每个机器周期内能完成一个甚至
    两个浮点操作。其实质是以时间换取空间
  • (2) 超标量 (super Scalar) 技术。它通过内装多条流水线来
    同时执行多个处理，其时钟频率虽然与一般流水接近，却有
    更小的CPI。其实质是以空间换取时间
  • (3) 超长指令字 (Very Long Instruction Word，VLIW) 技术
    VLIW 和超标量都是20 世纪80 年代出现的概念，其共同点是
    要同时执行多条指令，其不同在于超标量依靠硬件来实现并
    行处理的调度，VLIW 则充分发挥软件的作用，而使硬件简化
    性能提高。
    非常好！您提到的这三项技术是RISC架构中实现指令级并行（ILP）的关键技术，它们共同目标是在一个时钟周期内执行更多的指令，从而提高CPU的吞吐率。

我将对它们进行详细解析和对比，并补充它们之间的关系和现代应用。

1. 超流水线技术

• 核心思想：将传统流水线的每一级（如取指、译码、执行、访存、写回）进一步细分为更简单的多个微阶段。例如，一个5级流水线可以被细分为10级甚至更多。
• 工作原理：
  • 因为每个阶段做的事情更少了，所需的逻辑门电路更少，延迟更短。
  • 主频得以大幅提高（时钟周期变短）。
  • 虽然单条指令完成的总时间（延迟）可能没有减少，甚至因级间寄存器开销而略有增加，但由于流水线更“深”，吞吐率（单位时间内完成的指令数）显著提升。
• 特点与比喻：
  • “以时间换空间”：这里的“空间”主要指硬件复杂度。它没有增加硬件执行单元的数量，而是通过更深的流水线（时间维度上的切割）来提高并发度，硬件相对简单。
  • 比喻：像一条很长的装配线，每个工人（流水级）只做一个极其简单的动作（如拧一个螺丝），整条线流动速度很快，但同时有大量产品（指令）在线上。
• 挑战：
  • 流水线冒险加剧：数据冒险、控制冒险的影响更大，因为一条指令的结果需要更多周期才能传递给下一条指令。
  • 分支预测失败惩罚高昂：如果分支预测错误，需要清空更深的流水线，浪费大量时钟周期。
  • 高频带来高功耗和发热。

2. 超标量技术

• 核心思想：在CPU内部集成多个相同功能的执行单元（如多个ALU、多个加载/存储单元），并配备多套取指、译码电路，从而在每个时钟周期内，同时发射并执行多条独立指令。
• 工作原理：
  • 硬件（通常是调度器）在运行时动态检查指令间的依赖关系。
  • 将无关的指令同时送到不同的执行单元去并行执行。
  • 目标是让IPC（每周期指令数）> 1。
• 特点与比喻：
  • “以空间换时间”：这里的“空间”指硬件资源。通过复制硬件单元（空间上的扩张）来实现并行，对编译器要求相对较低，由硬件动态调度。
  • 比喻：像一个有多条并行装配线的工厂，每条线都可以独立工作，只要原料（独立指令）充足，就能同时生产多个产品。
• 挑战：
  • 硬件复杂度高：需要复杂的依赖检测硬件、寄存器重命名机制和结果提交逻辑。
  • 功耗和芯片面积较大。

3. 超长指令字技术

• 核心思想：将并行化的责任从硬件转移给编译器。编译器在编译时就将多个可以并行执行的操作“打包”成一条超长的指令（比如128位或256位）。这条长指令字中的每一个字段直接控制一个特定的功能单元。
• 工作原理：
  • 编译器进行静态调度，它需要在编译时完全确定指令间的依赖关系和可并行性。
  • 生成的二进制代码中，一条VLIW指令就包含了对多个功能单元的微操作。
  • CPU的硬件非常简单：取到一条VLIW指令后，几乎不需要译码和动态调度，直接将其不同字段送到对应的执行单元即可。
• 特点与比喻：
  • “软件决定并行，硬件简单执行”：硬件得到了极大简化（没有复杂的动态调度器），理论上能效比很高。但所有并行化的智慧都前置到了编译器。
  • 比喻：像一个严格按照脚本演出的交响乐团。作曲家（编译器）已经写好了总谱（VLIW指令），规定好了每个乐器（功能单元）在每一拍做什么。乐队成员（CPU硬件）只需严格按照乐谱同步演奏即可，无需自己决定何时该演奏。
• 挑战：
  • 二进制代码兼容性差：为一种VLIW机器（特定数量的功能单元）编译的程序，在另一种功能单元数量或布局不同的VLIW机器上可能无法运行或性能极差。
  • 编译器技术极其复杂：需要非常强大的静态调度、预测和优化能力。
  • 处理运行时不确定性能力弱：如缓存缺失、分支预测错误的延迟难以在编译时精确安排，容易导致功能单元闲置。

三者对比与关系

现代架构中的融合

在现代高性能CPU（无论是RISC还是CISC）中，这些技术不是孤立的，而是高度融合的：

1. 超标量是基础：几乎所有高性能通用CPU内核都是超标量的（如一个内核内有4个ALU，2个Load/Store单元等）。
2. 超流水线是支撑：这些超标量内核的每条流水线本身也是超流水的，可能长达15-20级，以支持高主频。
3. VLIW思想的影响：虽然纯VLIW在通用计算领域不成功（主要因兼容性问题），但其“静态调度，硬件简化”的思想在特定领域大放异彩：
   • DSP（数字信号处理器）：算法规整，并行性易于静态分析。
   • GPU（图形处理器）：其SIMT（单指令多线程）执行模型可以看作是VLIW的一种变体或思想延伸，由编译器/驱动协助组织大量线程的并行执行。
   • 现代CPU的宏融合与微指令：x86 CPU将CISC指令译码为多个类似RISC的微操作（μops），并在前端有时将相关的μops“融合”成一条更宽的内部操作，这带有VLIW的思想痕迹。

总结

• 超流水线是纵向深化，追求流水线的高速流动。
• 超标量是横向扩展，追求同一时刻的多任务并行。
• VLIW是软硬协同的静态并行方案，追求极致的硬件效率。

RISC架构因其指令规整、格式固定的特点，天生就比传统的CISC更适合实现这些高级流水线技术，这也是RISC能在性能竞赛和能效比上取得巨大成功的重要原因。而现代CPU设计的艺术，正在于如何平衡和融合这些技术，以应对通用计算中复杂的指令流和不确定性。

2.7 流水线时间计算

• 流水线周期:指令分成不同执行段，其中执行时间最长的段为流水线周期
• 流水线执行时间:1条指令总执行时间+ (总指令条数-1)*流水线周期。
• 流水线吞吐率计算:吞吐率即单位时间内执行的指令条数。
  公式:指令条数/流水线执行时间。
• 流水线的加速比计算:加速比即使用流水线后的效率提升度，即比不使用流水线快了多少倍，越高表明流水线效率越高，
  公式:不使用流水线执行时间/使用流水线执行时间

当然可以！我们来系统地讲解流水线周期和流水线执行时间这两个关键概念，并通过例子帮助你理解它们之间的区别与联系。

1.什么是流水线（Pipeline）？

在计算机体系结构中，指令流水线是一种将一条指令的执行过程划分为多个阶段（如取指 IF、译码 ID、执行 EX、访存 MEM、写回 WB），使得多条指令可以重叠执行的技术。

目标：提高指令吞吐率（Throughput），而不是单条指令的执行速度。

2.流水线周期（Pipeline Cycle Time）

• 定义：流水线中每个阶段推进一次所需的时间，也称为时钟周期。

• 决定因素：等于所有流水段中最长一段的执行时间（加上寄存器延迟等小开销）。

  流水线周期 = max ⁡ ( 各段执行时间 ) + 锁存器/寄存器延迟 \text{流水线周期} = \max(\text{各段执行时间}) + \text{锁存器/寄存器延迟}流水线周期=max(各段执行时间)+锁存器/寄存器延迟

• 为什么是最长段？
  因为所有段必须在同一个时钟节拍下同步工作。慢的段决定了整体节奏，快的段只能“等待”。

✅类比：工厂流水线每5分钟传送一次产品，哪怕某个工位2分钟就干完了，也得等到5分钟才能传给下一站。

3.流水线执行时间（Total Execution Time）

• 定义：从开始执行第1条指令，到最后一条指令完成所经历的总时间。

• 计算公式（理想无停顿情况下）：

  总执行时间 = ( 流水线级数 + 指令条数 − 1 ) × 流水线周期 \text{总执行时间} = (\text{流水线级数} + \text{指令条数} - 1) \times \text{流水线周期}总执行时间=(流水线级数+指令条数−1)×流水线周期

  或写作：
  T total = ( k + n − 1 ) ⋅ τ T_{\text{total}} = (k + n - 1) \cdot \tauTtotal​=(k+n−1)⋅τ
  其中：

  • k kk：流水线级数（段数）
  • n nn：指令条数
  • τ \tauτ：流水线周期

举例说明

假设一个5级流水线（IF, ID, EX, MEM, WB），每段原始时间为：

步骤1：确定流水线周期

τ = max ⁡ ( 2 , 3 , 4 , 3 , 2 ) = 4 ns \tau = \max(2, 3, 4, 3, 2) = 4 \text{ ns}τ=max(2,3,4,3,2)=4ns
（忽略寄存器延迟简化计算）

所有阶段都按 4ns 对齐，快的阶段会空闲。

步骤2：计算执行 10 条指令的总时间

• 非流水线方式（顺序执行）：

  • 每条指令耗时：2+3+4+3+2 = 14 ns
  • 10 条指令：10 × 14 =140 ns

• 流水线方式：

  • 总时间 = (5 + 10 - 1) × 4 =14 × 4 = 56 ns
  • 吞吐率 ≈ 1 条 / 4 ns（稳态后）

💡加速比= 140 / 56 ≈2.5 倍（理想最大加速比趋近于流水线级数 5，但受填充/排空影响）

三、关键区别总结

注意事项

1. 实际中会有停顿（Stall）：由于数据冒险、控制冒险等，流水线可能插入“气泡”（Bubble），导致实际执行时间 > 理论值。
2. 流水线深度不是越深越好：虽然理论上级数越多加速比越高，但：
   • 每级变短 → 寄存器开销增加
   • 分支预测错误代价更大
   • 功耗和复杂度上升
3. 流水线周期 ≠ 指令平均执行时间：在稳态下，平均每条指令耗时 ≈ 流水线周期，但首尾指令有“填充”和“排空”开销。

一句话总结

流水线周期是“心跳节拍”，由最慢环节决定；
流水线执行时间是“总工期”，取决于指令数量、流水线深度和这个节拍。

流水线执行时间解释

1. 基本设定

• k= 流水线的段数（阶段数）
• n= 需要执行的指令总数
• Δt= 流水线周期（时钟周期）

2. 关键观察：流水线填充与排空

流水线就像一条"指令的流水线"：

1. 第1条指令需要k 个周期才能走完全部 k 段
2. 之后每个周期完成一条新指令（当流水线充满时）
3. 最后一条指令同样需要k 个周期才能完成

3. 图解推导

情况：k=4 段，n=6 条指令

时空图（时间轴以周期为单位）：

周期: 1 2 3 4 5 6 7 8 9 I1: S1 S2 S3 S4 I2: S1 S2 S3 S4 I3: S1 S2 S3 S4 I4: S1 S2 S3 S4 I5: S1 S2 S3 S4 I6: S1 S2 S3 S4

关键观察：

• I1 在周期4完成（需要k=4个周期）
• I6 在周期9完成
• 总周期数 = 9

模式：第一个指令完成需要 k 个周期，后面还有 (n-1) 条指令，每条需要1个周期完成。

所以总周期数 =k + (n-1)= 4 + 5 = 9

4. 公式推导

方法一：时间轴计数

设第一条指令在第1个周期开始：

• 第1周期：I1进入S1
• 第k周期：I1完成（经过k个周期）
• 第k+1周期：I2完成（第一条完成后，下一个周期就完成下一条）
• …
• 第k+(n-1)周期：In完成

所以完成所有指令需要：k + (n-1)个周期

每个周期时间 = Δt，因此：
[
T_{\text{总}} = [k + (n-1)] \times \Delta t
]

方法二：流水线状态分析

• 填充阶段：前 (k-1) 个周期，流水线逐渐填满
• 稳定阶段：第 k 到第 (k+n-1) 个周期，每个周期完成一条指令

更直观：从第1周期到第(k+n-1)周期，正好是：
[
\text{总周期数} = (k+n-1)
]
因为：

• 第1条指令：占据周期 1 到 k
• 第n条指令：占据周期 n 到 (k+n-1)

最小周期数是 k+n-1。

5. 为什么不是 n × k？

如果没有流水线，总时间 = n × (k × Δt)

但流水线的关键优势是重叠执行：

• 第一条指令完成需要 k×Δt
• 之后每隔 Δt 就有一条新指令完成，而不是等待 k×Δt

所以节省的时间是重叠带来的。