企业官网建设流程全解析

前阵子朋友把一个图像采集板子甩给我，说客户希望主控FPGA换成国产型号。我翻了翻老设计，发现除了Verilog源码能接着用，其余几乎都得重来——引脚要重新分配，Bank电压要重新核对，PLL和时序约束要重写，本来用习惯了的那几个IP也要找替代方案。所谓“FPGA从硬件到软件”，这句话在做国产替代时体会特别深：硬件上要懂选型、封装、电源和引脚，软件上要懂RTL可移植性、约束怎么写、启动镜像怎么升级，两条线缺一条，项目就会卡在半路上。这篇文章就把我这两年在国产FPGA上摸爬滚打的经验整理出来，从选型、学习路线、常见实战项目到迁移清单和资源合集，尽量讲点能直接用的东西。

1. 国产FPGA的真实家底：替代之前先盘点能用什么

1.1 四家主要厂商和产品线

现在能稳定供货、也有一定社区讨论度的国产FPGA，基本是安路、紫光同创、高云、易灵思这四家。

安路的产品线覆盖很全，低功耗的小逻辑系列ELF2，到中低规模常用的EG4、AG系列，还有集成硬核处理器的SF1系列，是目前很多从Xilinx迁过来的项目首选。紫光同创有Logos、Compa、Titan三条线，Logos系列在通信和视频处理领域出现频率很高，Titan系列面向更大规模逻辑。高云的小蜜蜂GW1N系列在低成本小方案里很常见，GW2A和GW5A则用来做中端逻辑和图像类应用。易灵思的Trion系列主打低功耗，高校教学经常用的EGO1开发板就是易灵思芯片，Ti60系列面向边缘计算。

这四家的开发工具分别是安路TD（Tang Dynasty）、紫光PDS、高云云源软件（Gowin EDA）、易灵思Efinity。注意它们都各有各的工程格式和IP库，不能直接拿Vivado工程文件导入，这一点很多第一次用国产芯片的工程师会低估。

1.2 资源差异要当成第一道筛选

国产FPGA在LUT、Block RAM、DSP这些常规资源上，和主流进口器件基本形成了对应关系，但架构细节差别不小。有的用LUT4结构，有的用LUT6结构，同样是“20K逻辑单元”，综合同一份代码之后LUT占用可能差不少。做替代选型时，我习惯先过一遍资源清单：

• 逻辑资源：LUT、FF数量要留出30%以上的余量，因为改版过程中大概率会加功能。
• 存储资源：Block RAM总bit数，以及最小块大小。图像处理项目对这个指标特别敏感。
• DSP资源：乘法器数量，做滤波、卷积、ISP时直接决定能不能跑通。
• IO资源：可用IO数、Bank数量、支持的电平标准，差分对数量，有没有MIPI、LVDS、SerDes、PCIe硬核。
• 配置资源：Flash、启动模式、是否支持在线升级和多镜像。

这些指标要全部列成表格再选型，千万不能只看“逻辑单元数量差不多”就拍板。我遇到过最坑的情况是BRAM少了一截，图像行缓存只好改用分布式RAM，时序一下崩了。

1.3 生态成熟度决定项目能不能落地

选国产FPGA还有一个容易被忽略的维度：生态。所谓生态，就是文档全不全、例程多不多、仿真模型支持好不好、出了问题能不能找到人问。

举几个真实对比。Xilinx的文档体系做得极度完善，每个原语都有专门页面，遇到问题一搜一大把答案。国产厂商这几年的文档进步很大，安路的TD用户手册、高云的时序约束指南都写得挺实用了，但覆盖面仍不如进口厂商。有些冷门原语只能翻芯片手册或者找FAE，网上搜不到现成案例。

所以我的建议是：做国产FPGA替代，至少在第一款芯片上预留两周以上的“踩坑时间”。先用官方例程把最小系统跑起来，点亮LED、跑通UART，再逐步往里加业务逻辑。直接拿大项目硬切，遇到问题很容易分不清是自己代码的锅还是工具链的锅。

2. “从硬件到软件”这条主线：学不会FPGA的人，多数卡错位置了

网上有个梗叫“顺子学不会FPGA”，我看过不少新手提问，发现大部分人的问题不是笨，而是想用学软件的方式学硬件。FPGA从硬件到软件这条主线，其实可以拆成两层理解：第一层，你要懂板级硬件，知道你的代码最终要跑在一块什么芯片上；第二层，你要懂RTL思维，知道写代码其实是在描述电路。

2.1 硬件侧：先理解电路，再写代码

很多Verilog语法背得很熟的人，一上板子就废，就是因为缺少硬件概念。至少这几个东西要刻在脑子里：

• 时钟从哪里来。板载晶振频率是多少，能不能用PLL倍频，全局时钟引脚是哪几个，随便找个普通IO引脚接晶振能不能用——不能。
• 复位是高有效还是低有效，要不要做异步复位同步释放。
• 每个Bank的VCCO电压是多少，对应什么电平标准。LVCMOS33和LVCMOS18接错了会烧器件。
• 用户按键和拨码开关有没有上拉，LED是高电平点亮还是低电平点亮。
• 烧录器是什么接口，JTAG还是下载器，配置文件是什么格式。

这些看起来属于“硬件工程师的事”，但做FPGA的人必须自己心里有数。因为在调试时，你最先怀疑的往往不是代码，而是“这个板子上的时钟到底是多少”“这个约束我到底写对了没有”。

2.2 软件侧：代码只是描述电路的语言

FPGA开发里的“软件”，核心就是Verilog/VHDL、综合工具、约束文件、仿真脚本。写出RTL只是第一步，关键是让它能综合成电路、时序能收敛、上板功能正确。

我自己带新人的时候，最常强调一句话：写Verilog不是写C语言，你眼里看到的应该是寄存器、组合逻辑、状态机、跨时钟域FIFO，而不是一行行语句。同样一段if...else，在C语言里是顺序执行，在Verilog里综合出来可能是一堆多路选择器；处理不当，优先级关系会悄悄吃掉你的时序余量。

软件侧的另一个重点是约束文件。Xilinx习惯用XDC，国产工具普遍支持SDC语法，两者同根同源，但里面调用的时钟名、管脚名、原语名完全不同。迁移约束文件时，最花时间的不是语法，而是把原来“按Xilinx习惯命名”的约束全部翻译成新工程里的对象名。

2.3 一个典型编码选择题：FSM用独热码还是二进制编码

热词里有一条“fpga case用独热码和不用独热码区别”，这其实是个非常经典的工程选择题，比背一堆编码理论有用得多。

二进制编码（sequential编码）用最少的触发器记录状态，N个状态只需要log2(N)个寄存器，状态译码靠组合逻辑完成。优点是省寄存器，缺点是因为组合逻辑复杂，状态跳变路径长，高速设计里容易成为关键路径，而且组合逻辑输出容易产生毛刺。

独热码（one-hot编码）每个状态占用一个触发器，N个状态要N个寄存器，面积更大，但跳转时只有两个bit发生变化，译码逻辑简单，时序表现好，抗毛刺能力也强。一般状态数在4到20个之间、时钟频率较高、状态跳转频繁的设计，用独热码更稳。

我的实际建议很简单：在不清楚综合工具默认策略的情况下，中小规模FSM直接写作者显式指定独热码或二进制码，并加上综合属性说明。还有一点容易被忽略：独热码要处理非法状态，否则一旦因为干扰进入多bit为1的状态，状态机就卡死了。练手时可以故意在case里加default分支回IDLE，养成习惯。

3. 热词里的高频实战：串口、频率测量、信号发生器，一个都不能跳

热词列表里频率最高的几个需求，几乎都是FPGA基础课的经典项目：串口发送ASCII字符串、频率测量、信号发生器。这三个项目看起来简单，但能把它们做得扎实，基本功就到位了。

3.1 UART怎么做到“能发能收”还不丢数据

UART是所有外设接口里最友好的入门点，但很多新手做串口发送ASCII字符串时，会卡在两个问题：一是波特率分频算不准，二是连续发多个字节时会丢数据。

先算波特率。假设系统时钟是50MHz，要发9600波特率，分频系数是 50_000_000 / 9600 ≈ 5208。注意UART的每一bit位宽是1/9600秒，也就是约104微秒。计数到5208就翻转一次，等价于9600Hz。计数起点从0开始，溢出判断要用>=而不是==，否则时钟不是整除时会有累计误差。

发送ASCII字符串，最朴素的思路是写一个状态机：IDLE -> START -> DATA（8bit）-> STOP。发送完一个字节后再发下一个。但实际工程里字符串往往要连续发，这时候应该在UART发端前面加一个FIFO。发送模块只管从FIFO里取数据，上层业务逻辑只管往FIFO里写，发送速率和写入速率解耦，这样就不会因为业务处理慢了半拍丢掉中间字节。

case (state) IDLE: if (fifo_empty) state = IDLE; else begin tx_data <= fifo_dout; state = START; end START: begin tx_line <= 1'b0; baud_cnt <= 0; state = DATA; end DATA: begin if (baud_cnt == BAUD_DIV) begin baud_cnt <= 0; if (bit_cnt == 7) state = STOP; else begin tx_line <= tx_data[bit_cnt]; bit_cnt <= bit_cnt + 1; end end else baud_cnt <= baud_cnt + 1; end STOP: begin tx_line <= 1'b1; if (baud_cnt == BAUD_DIV) begin baud_cnt <= 0; fifo_rd <= 1; state = IDLE; end end endcase

接收方向也一样，起始位下降沿触发，然后每个bit在中间点采样16次来做滤波。这样一套收发+异步FIFO结构，放到蓝牙、串口升级、与PC上位机通信这些场景里都能直接复用。

3.2 频率测量：为什么推荐等精度测频

“fpga实现频率测量”是个高频搜索词。传统测频法是在固定闸门时间内数脉冲个数，测高频信号没问题，测低频信号误差大，因为闸门内可能只数到几个脉冲，±1计数误差就占了很大比例。

另一个思路是测周期法，计算两个上升沿之间的时钟周期数，低频信号精度高，高频信号又容易因为周期太短计数太少而不准。

工程上真正常用的是等精度测频。核心思路是“用被测信号自己来同步闸门”：闸门请求先置位，但实际打开计数窗口要等被测信号的下一个上升沿；窗口关闭时，也要等到被测信号上升沿才真正关闭。这样窗口内被测信号的计数一定是整数个周期，消除了±1计数误差。标准频率同时计数，最后用公式：

被测频率 = (被测信号计数 / 标准信号计数) × 标准频率

举个例子：标准频率100MHz，被测信号1Hz，闸门大约1秒，那么被测信号计数是1，标准信号计数是100_000_000，测出来结果误差基本只取决于标准频率的准确度。等精度测频对低频、高频都友好，这也是为什么国产示波器、频率计这类仪器普遍采用这个方案。

3.3 基于EGO1一类开发板做信号发生器

“fpga信号发生器ego1”这个热词里的EGO1，本质是一个带FPGA芯片的教学开发板。用FPGA做信号发生器，最经典的做法是DDS（直接数字频率合成）。

DDS核心就两个模块：相位累加器和波形ROM表。相位累加器是N bit的累加器，每个时钟周期加上一个频率控制字FTW（Frequency Tuning Word），输出作为ROM表的地址，ROM表里预先存好一个周期的正弦波采样值。输出频率计算公式是：

输出频率 = 频率控制字 × 系统时钟 / 2^N

比如系统时钟100MHz、累加器32bit，想发1kHz正弦波，FTW = 1000 × 2^32 / 100_000_000 ≈ 42950。FPGA里定点数运算非常自然，这个公式能解决大部分调频需求。想输出方波，把最高位抠出来就行；三角波可以查表或者简单累加。

做这个项目时我踩过一个坑：波形ROM表深度太小，输出会有严重台阶感。至少用1024点，DAC位数如果只有8位，梯度噪声会很明显。DDS虽然是“数字”部分，但真正的输出质量还取决于后面的DAC、低通滤波器，选型时要一起考虑。

4. 进阶方向：LVDS接收、TDC时间测量、MIPI这类硬骨头的正确打开方式

基础项目做熟之后，热词里那些看起来“硬核”的方向就可以逐个啃了：LVDS接收、进位链TDC时间测量、MIPI接口。这些内容难度跳跃很大，我先按顺序拆一下，顺便说清楚哪些适合作为比赛题目，哪些真不适合新手碰。

4.1 LVDS接收和那些IO细节

LVDS是一种低压差分信号标准，一对线P/N传输，共模电压约1.2V，差分摆幅大概350mV，适合高速、低干扰的长距离传输。FPGA接收LVDS，通常不能直接拿普通IO去接，而要使用专门的差分IO buffer原语。Xilinx里是IBUFDS/OBUFDS，国产FPGA也都有对应的原语，名字不同但作用相同。

有三个细节很容易踩坑。第一是终端电阻，差分接收端跨接100欧姆匹配电阻，很多FPGA的IO支持片内端接（DIFF_TERM属性），打开后可以省掉外部电阻，但要确认该Bank是否支持。第二是输入电平阈值，LVDS是低摆幅信号，普通LVCMOS输入缓冲可能识别不了，必须显式配置成LVDS标准。第三是热词里提到的“fpga io口支持hysteresis input mode”——迟滞输入模式，也就是施密特触发输入，正向阈值和反向阈值不一样。这个特性在接编码器、按键、CAN收发器这类边沿不干净的信号时特别好用，能省掉外部整形电路。但并不是所有系列的所有Bank都支持，用之前必须查芯片IO手册的PAD属性章节。

4.2 进位链TDC：把延迟时间变成数字

“使用fpga进位链tdc测量时间”算是FPGA应用里含金量比较高的方向。TDC（时间数字转换器）用来测量两个事件之间的时间间隔，精度可以做到几十皮秒到百皮秒量级，像超声波测距、激光测距、正电子探测、物理实验计时都会用到。

FPGA里的核心资源是进位链（比如Xilinx的CARRY4，国产FPGA一般也有类似的进位结构）。进位链传播延迟非常短，而且单元之间是级联的，可以把“时间间隔”转换成“信号在一串延迟单元中传播的位置”。

实现思路一般是：粗计数器（用高频时钟数周期）+ 细时间戳（用进位链抽头延迟线锁存信号到达的精确位置）。待测事件的上升沿到达时，它在进位链里往前跑了多少个单元，就对应多少皮秒量级的余量时间。两个通道分别测start和stop信号，差值就是时间间隔。

但这里有个大坑：进位链每个单元的延迟并不均匀，而且受温度、电压影响明显，直接读抽头位置会不准。工程上普遍用码密度法校准：给TDC灌入大量随机均匀分布的信号，统计每个抽头bin被命中的次数，反推每个bin的真实宽度，然后建一张校准表。这步不做，TDC精度就是玄学。另外，进位链的位置约束也很关键，最好固定到同一片区域，否则布线一变，延迟特性就全变了。

4.3 MIPI和蓝牙HC05：贴近实用场景的两个典型

MIPI在热词里热度很高，但我要先泼一盆冷水：MIPI D-PHY物理层虽然也是差分信号，但它有LP（低功耗）和HS（高速突发）两种模式，HS模式下摆幅很低、速率高，和标准LVDS并不是一回事。很多FPGA方案是依靠带MIPI硬核的型号，或者通过专用PHY芯片做电平转换。如果片子本身没有MIPI硬核，想纯靠普通IO和约束搞定，难度极高，不建议新手碰。想做图像采集项目，可以先用DVP接口的摄像头（比如OV7670、OV5640的DVP模式）练手，把图像通路跑通后，再评估MIPI的必要性。

蓝牙HC05恰好相反，是个低难度但展示效果很好的模块。HC05本质是一个串口转蓝牙的模块，手机蓝牙助手配对后就是透传。FPGA那边只需要一个UART就能对接。常见玩法是：传感器采集数据 -> FPGA处理后通过UART发给HC05 -> 手机端实时显示；或者反过来，手机发命令控制FPGA输出PWM、切换模式。这种“无线数传”类项目，比赛答辩时演示效果很好，逻辑又不复杂，适合作为团队里短平快的加分项。

5. 图像处理是国产FPGA最容易出成果的领域：边缘检测到ISP优化

热词里图像相关内容非常多：“fpga图像处理”“基于fpga的图像边缘检测系统”“国产安路fpga实现图像isp算法优化 纯verilog”。图像处理确实是FPGA的强项，因为它的数据天然是流式的，滤波、变换、检测这些操作都能做成流水线，一帧图像边进来边处理，延迟极低。

5.1 边缘检测系统的核心结构：行缓存+3x3窗口

拿Sobel边缘检测举例，系统框图看起来复杂，剥开就三件事：建3x3窗口、算梯度、阈值化。

建3x3窗口的关键是行缓存（Line Buffer）。以灰度8bit、行宽640为例，像素是逐行逐列进来的，要得到窗口的3行，必须先把第一行和第二行各缓存一个行周期。工程实现常用两个行缓存FIFO串联：第一个FIFO写进当前行数据，读出再写进第二个FIFO，这样你就能同时拿到三行的同一列像素。之后再用三级移位寄存器把列方向对齐，就得到了3x3共9个像素。行缓存用Block RAM即可，两个640深度、8bit位宽的FIFO占用约10Kbit BRAM，资源开销不大。

Sobel算子有两个模板：

• Gx：[-1 0 +1] [-2 0 +2] [-1 0 +1]
• Gy：[-1 -2 -1] [0 0 0] [+1 +2 +1]

对应Verilog计算时，核心乘法其实是乘1和乘2，乘2用左移一位就行，完全不需要DSP乘法器：

gx <= (p22 + 2*p12 + p02) - (p20 + 2*p10 + p00); gy <= (p20 + 2*p21 + p22) - (p00 + 2*p01 + p02); mag <= (gx[8] ? -gx : gx) + (gy[8] ? -gy : gy); edge_out <= (mag > THRESHOLD) ? 8'hFF : 8'h00;

注意每个像素在进入窗口前都要打拍对齐，Sobel计算是三行像素同时有效才能算出结果。做项目时最典型的bug就是没对齐行缓存时序，输出图像出现明显错位“断层”。调试时建议先用测试图案（比如棋盘格、斜线）定位问题，再换成真实图像。

5.2 安路FPGA做ISP优化：纯Verilog怎么组织流水线

ISP（图像信号处理）是把传感器原始Bayer数据变成人眼看舒服的RGB/YUV图像的处理链，包括黑电平校正、坏点校正、镜头阴影校正、去马赛克、白平衡、颜色校正、伽马、降噪、锐化等。“国产安路fpga实现图像isp算法优化 纯verilog”这个需求，本质是希望在逻辑资源有限的情况下，用纯RTL做出一条可落地的ISP流水线。

纯Verilog实现ISP，最需要注意的几点：

• 定点化。ISP算法里大量的乘法、除法、对数、指数，FPGA里绝不要用浮点。增益、矩阵系数全部用Q格式定点表示，比如Q10格式，乘完后右移10位。除法尽量用移位近似或者查表。
• 行缓存复用。去马赛克、3x3降噪、边缘增强这些模块都要用行缓存。如果每个算法都单独例化一套行缓存，BRAM会迅速告急。更优做法是做一个公共的行缓存读写模块，多个算法核共享同一份缓存数据。
• 流水线对齐。不同算法处理同一像素时，花费的时钟周期不同。必须用打拍的方式让各支路对齐，否则图像会出现色彩错位。
• 查表替代复杂运算。Gamma曲线、对数变换这些，直接用BRAM做成查找表，地址是输入像素，输出是变换后像素，一个时钟出结果。

安路EG4/AG系列的DSP和LUT资源相对紧凑，但仍能处理720p级别的实时ISP链路。关键是在写RTL之前做一次资源预算：每个算法模块预计多少LUT、多少DSP、多少BRAM，逐级加起来，超了就换算法或降采样。

5.3 国产FPGA跑图像处理的资源预算

做图像处理选型，我习惯按帧率和分辨率倒推需求。以1080p30为例，像素时钟约148.5MHz，行缓存深度1920，位宽8bit，单行缓存约15Kbit；一个3x3窗口哪怕用两个行缓存，也就30Kbit，BRAM压力不大。真正的压力在帧缓存（DDR3/DDR4控制器）、DSP数量和内部带宽。

如果算法链路上需要多个乘法器（比如ISP里每个乘法对应一个DSP，或拆成LUT资源实现），就要重点比较各家DSP数量和Block RAM比例。安路EG4S20这类芯片适合教学级和工程验证，真要跑到1080p大量卷积运算，规格要往上走一档，或者把算法拆分到SDRAM里分块处理。

6. 国产替代迁移清单：从Xilinx切到国产，这四步最花时间

回到开头说的“替代”主题。从Xilinx换到国产FPGA，我把它分成四步：硬件层、原语层、约束层、启动升级层。每一层都有需要重新做的活。

6.1 硬件层：引脚、Bank和封装兼容性

网上流传“国产FPGA可以Pin-to-Pin兼容某些进口型号”，这个说法要谨慎对待。即使引脚数量完全一样，配置引脚、JTAG引脚、电源引脚的排列也可能不同，PCB大概率还是要改版。尤其是Bank的电源引脚，国产芯片的内核电压、IO电压域划分和进口芯片完全两套逻辑。

迁移时先做一次引脚规划：把原设计所有IO信号列出来，逐个映射到新芯片的可用引脚上，同时检查差分对、时钟输入引脚是否落在全局时钟资源上。这一步不要交给工具自动分配，自动分配往往不考虑板级布线，后期改起来痛苦。

6.2 原语与IP核替换对照

FPGA代码里最不“可移植”的部分就是原语和IP核。原语是厂商提供的底层硬件单元，IP核是厂商封装好的功能块。替换时没有统一标准，只能按功能找对应：

这块要特别提醒：不要迷信“同一个IP生成器生成的FIFO都一样”。不同厂家的FIFO，读延迟、Almost Full/Empty语义可能不同，代码里如果依赖了Xilinx FIFO的“首字直通”特性，换到国产IP后行为会不一样。我一般建议设计者把FIFO接口统一封装一层，这样底层换IP时上层逻辑不用动。

6.3 时序约束怎么迁移

XDC和SDC都是基于业界标准SDC语法，核心约束写法差不多，像create_clock、set_input_delay、set_output_delay、set_false_path这些概念都能平移到国产工具。但注意对象命名：XDC里时钟对象是clk引脚或者PLL输出，国产工具里可能有不同的时钟名称。跨时钟域约束、异步复位释放约束也要逐条核对。

还有一点很容易翻车：Xilinx的时序报告排错习惯可能带不过来。国产工具的综合时序报告、关键路径高亮、约束合法性检查相比Vivado还不够完善，但基本逻辑是一样的：先看WNS（最差负余量），再找关键路径，确定是哪一级组合逻辑太长，然后考虑插流水线或改逻辑结构。

6.4 启动与升级：JTAG、QSPI和串口升级

“fpga实现串口升级qspi”这个热词，在国产替代场景里非常有现实意义。FPGA上电后从外部Flash加载配置，常见Flash是QSPI NOR Flash。如果产品要支持远程或在线升级，就需要设计一个升级流程。

工程上稳妥的方案是双镜像：Flash里放两个镜像，一个叫Golden Image（出厂固件，基本不更新），一个叫Update Image（业务固件，可被覆盖）。上电先加载Update，如果校验失败就回退到Golden。升级时通过串口接收新固件，先写进Flash的另一个分区，全部接收并CRC校验通过后，再触发软复位让FPGA加载新镜像。

国产FPGA的烧录工具有各自的镜像生成方式，但都支持把业务bit流和升级管理逻辑合并成一个镜像。规划串口升级协议时，至少要包含帧头、长度、CRC、应答，否则升级到一半断线，Flash里留个半截镜像，下次上电就起不来。

7. 竞赛选题、项目实战和资源合集

7.1 创新设计大赛选题思路

热词里的“fpga创新设计大赛选题”“嵌赛fpga”说明有不少学生在准备竞赛。看了这么多年参赛作品，我觉得选题成败的关键不是算法多高端，而是“系统完整度”。

评委最反感的是“一个IP demo”：底板截图，放个波形，然后就没有然后了。真正容易拿奖的题目，往往是一个端到端系统。比如“摄像头采集 -> 图像边缘检测 -> 实时显示”，算法本身不复杂，但把通路跑通、时序处理好、能现场演示，就已经很难得了。再往上加创新点，比如把边缘检测结果叠加原图、加阈值可调、加无线传输到手机，立刻就有层次感。

结合热词给几个可落地方向：

• 简易频率计/信号发生器二合一：基于等精度测频 + DDS，做成可调幅度、可调频率、带LCD显示的仪器类作品。
• 基于TDC的激光/超声波测距系统：用进位链做时间测量，配合硬件电路完成高精度测距，很有技术深度。
• 图像采集系统：DVP摄像头 -> 边缘检测 -> HDMI/LCD显示，界面完整，演示效果好。
• 无线环境监测：传感器 + FPGA + 蓝牙HC05 + 手机App，做成低门槛但完成度高的IoT系统。
• 串口升级固件的通用平台：侧重工程性，展示可靠性设计、回滚机制，评委很吃这一套。

7.2 书单和视频：我筛过的学习资源

最后把资源合集列一下，这些都是我实际翻过、踩过坑之后留下的。

另外说一句，杜勇那本《数字滤波器的MATLAB与FPGA实现》在热词里被搜了很多次，这本书的确适合放在UART、FIFO这些基础之后看。先学会在MATLAB里设计滤波器系数，再把它量化成定点系数，最后用Verilog搭出FIR架构，这条路走通一次，你对FPGA“从硬件到软件”的信心会提升一大截。

7.3 如果重来一次，我会怎么安排学习顺序

如果让我重新安排一次FPGA学习路线，我会这样走：先用一块带官方例程的开发板（黑金、正点原子或者EGO1都行）把LED、按键、UART三个例子跑通，重点不是例程本身，而是借例程看懂工具链的基本流程。然后自己写一个串口收发+状态机的小项目，把时序约束、仿真、上板调试全流程走一遍。接着做等精度频率计这类测量类项目，培养“时序和精度”的感觉。再碰图像处理，用行缓存和Sobel把流式数据处理的思路打通。最后再考虑TDC、MIPI这种高难方向。

这个顺序的核心逻辑是“每走一步都在补前面一步欠缺的能力”，而不是急着追高难度。我自己在实际带项目里的体会是：能把串口、等精度测频、Sobel边缘检测这三件事做到信手拈来的人，去啃任何国产FPGA项目都不会慌。那些深坑，踩过一次之后记录成笔记，下次换芯片、换工具、换平台，你会发现自己面对“从硬件到软件”的迁移，已经从手忙脚乱变成了按部就班。