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每年到了秋招季，我都能在论坛和社群里看到一堆关于LDO笔试/面试题的讨论。这玩意儿在IC设计岗的笔试里出场率极高，无论是模拟IC、数字IC还是版图岗位，面试官都爱拿LDO来试温度。为什么？因为LDO麻雀虽小但五脏俱全——基准源、误差放大器、功率管、反馈环路、稳定性补偿全都有，而且它的指标之间互相打架，特别能考察一个人是不是真懂电路，而不是只会背公式。

这篇文章就结合我自己当年准备秋招刷题的经验，以及后来带过的一些实习生反馈，把经典LDO电路分析这道题背后涉及的考点、画图题思路、计算题套路、还有面试官真正想听的回答逻辑，一次讲透。适合正在准备IC秋招笔试的在校生，也适合刚入门电源管理方向、想系统梳理LDO知识体系的工程师。文章内容会按照笔试答题的思维链路来组织，不是教材式的罗列，而是告诉你考场上遇到这类题，应该先想什么、再写什么、最后补充什么。

1. 为什么面试官普遍挑LDO下手，而不是更复杂的DCDC

先说一个很多同学没想明白的问题：秋招笔试里电源管理方向的题目不少，Buck、Boost、Charge Pump都会出现，但为什么LDO的出现频率明显更高？我的看法是，LDO是一个“看起来简单，细究无限深”的电路结构，面试官可以用一个问题同时探出你的基础扎实程度、直觉判断能力和极限分析能力。

1.1 LDO在笔试题目中的三大考察优势

第一，LDO的电路结构非常标准。一个调整管（pass device）、一个误差放大器（EA）、一个电阻反馈网络、一个基准电压源，再加负载电容，就构成了最基本的LDO。这个结构任何一个学过模拟IC的人都画得出来，所以笔试第一问通常是“请画出LDO的结构框图”，这道题的存在意义是把基础不牢的人直接筛掉。

第二，LDO的指标之间存在明确的矛盾张力。压差电压（dropout voltage）、静态电流（quiescent current）、电源抑制比（PSRR）、瞬态响应、稳定性，这些参数调一个就会影响另一个。比如为了降低静态电流，你会减小EA的尾电流，但带宽会掉，瞬态响应就变差；为了提升PSRR，你可能要增大环路增益，但相位裕度又不够了。这种trade-off思维是IC设计的核心素养，面试官特别想看到你能不能主动把这些矛盾讲清楚。

第三，LDO可以直接手算定性分析。不用像PLL那样需要跑复杂的相噪模型，也不用像ADC那样背一堆架构对比，LDO在大信号和小信号层面都能用相对简洁的公式描述。这对于笔试题来说非常友好——能在有限时间内考察出考生的基本功。

1.2 秋招笔试中LDO题目的常见出题形式

根据我搜集到的近几年各家公司的笔试回忆版，LDO相关的题目大概集中在这么几种形式：

画图题：画出LDO结构框图；画出某个LDO的环路上各节点的波形示意图；画出带Buffer的LDO结构。

计算题：给定基准电压和反馈电阻值，计算输出电压；给定功率管尺寸和最大负载电流，估算压差电压；根据相位裕度要求判断系统是否稳定。

分析题：给出一个LDO电路图，要求指出反馈类型、计算环路增益、分析某一参数（如PSRR）的改善方法；或者问“在负载从1mA跳变到1A时，输出电压的过冲是如何产生的，如何改善”。

简答题：解释为什么LDO的PSRR在高频会恶化；说明NMOS和PMOS作调整管各自的优劣；说明Capless LDO的设计难点。

很多同学复习的时候喜欢直接刷往年真题，但我觉得比刷题更重要的是先把一个标准LDO从直流工作点到交流响应全部推一遍，只要这条路通了，上面这些题不管怎么变，你都能往自己熟悉的坐标系上靠。

2. 经典LDO电路的四个核心组件与直流工作点分析

笔试里遇到“请画出经典LDO并使用PMOS作为调整管”这种题，你要画的并不是一个随便拼凑的框图，而是每一个组件都有明确功能的电路。下面这套是我自己比较推荐的基本分析框架，也是答题时应该向面试官展示的思维顺序。

2.1 调整管选择：PMOS还是NMOS，这是个送分但也送命的问题

经典LDO中使用PMOS作为调整管，原因可以拆成三条来讲：

导通方向带来的压差优势。PMOS的导通方向是源极到漏极，源极接输入VIN，漏极接输出VOUT。当PMOS工作在深线性区（triode region）时，导通电阻RDS_ON可以做得比较低，此时VIN和VOUT之间的压差可以降到很低——这是LDO能被称为“低压差”的根本原因。而NMOS作为调整管时，如果要让NMOS正常导通，栅极电压至少要高出源极一个阈值电压，通常需要额外的电荷泵供电，这在某些应用场景中会引入额外的噪声和成本。

稳定性特性不同。PMOS调整管构成的LDO是一个共源极结构，在环路中会引入一个较高频的极点，而NMOS调整管是源极跟随器结构，输出阻抗较低，对输出极点的影响不同。后续我们分析环路稳定性时会具体展开。

对于笔试答题，建议你把PMOS和NMOS的情况都写出来，做一个对比表格。这样能向面试官展示你思考的完整性，而不是背了一个标准答案。

2.2 基准电压、误差放大器与反馈网络的直流分析

一个不带基准源的LDO画出来，实际上只是“比较器+调整管+反馈”，但真实的LDO是要给出明确的输出电压表达式的。笔试中常用的基准是一个带隙基准（Bandgap）输出电压VREF，典型值为1.2V左右，但不同工艺下也有0.8V或者1.0V的版本。

反馈网络的分析比较关键。常见的反馈是电阻分压：VOUT经过R1和R2分压后，反馈电压VFB = VOUT × R2 / (R1 + R2)，这个VFB送到EA的反相输入端，与同相输入端的VREF比较。环路稳定后，由于EA的直流增益很大，VFB会约等于VREF，于是VOUT = VREF × (1 + R1 / R2)。这个公式是笔试计算题的必考项，我建议你不仅会算，还要能解释“为什么是1 + R1/R2而不是R1/R2”。

这里的直觉逻辑是：误差放大器的作用是让VFB趋近VREF，当VOUT升高时，VFB也会升高，EA输出（PMOS栅极电压）会升高，PMOS的VGS变小，输出电流能力减小，VOUT被拉回——这是一个负反馈的完整环路。很多人分析这类电路容易把反馈极性弄反，我的经验是：先假设VOUT有个瞬时上升，然后沿着环路走一圈，看看信号变化能不能把这个上升“压回来”，能压回来就是负反馈，压不回去就是振荡器。

2.3 EA输出与功率管栅极驱动的直流关系

在经典结构中，EA的输出VG直接驱动PMOS栅极。这个连接方式看似简单，实际上内部暗藏一个直流工作点问题：EA的输出电压范围需要能让PMOS在最大负载时工作在深线性区，在最小负载（甚至空载）时能截止或者只流过很小的静态电流。

举个例子：VIN=3.3V，VOUT=2.5V，PMOS的阈值电压|VTHP|约为0.7V。要让PMOS导通并输出电流，VG必须低于VIN至少|VTHP|，即VG要小于2.6V。如果EA是简单的五管OTA，输出摆幅可能受限于尾管和负载管的饱和电压，未必能拉得足够低。这时候需要设计EA的输出级，或者在EA和功率管之间插入一个源极跟随器来扩展驱动能力。这一点在笔试中不会直接考计算，但在问答题里如果你能主动提到“EA的输出摆幅限制了LDO的最低压差和最大负载电流”，面试官对你的评价会明显不一样。

3. 小信号模型与环路稳定性：笔试最喜欢深挖的主干考点

如果说画结构图和算直流工作点是热身，那小信号稳定性分析就是LDO考题的真正主战场。很多同学笔试时能把电路图画出来，能在给定参数下算出VOUT，但一旦问到“你如何判断这个LDO是否稳定？”，就开始支支吾吾——因为这个问题的答案不是一个固定数值，而是一条完整的小信号推导链路。

3.1 主极点、次级点与非主极点的位置估算

先来看一个最基本的PMOS LDO的小信号模型。忽略一些次要寄生参数，主要的极点有三个：

输出极点（主极点）：在VOUT节点。该节点的等效电容CL是负载电容（通常在µF量级），并联考虑到功率管输出阻抗ro_p、反馈网络的等效电阻、EA的输出阻抗等。这个极点频率大概是fp_out = 1 / (2π × ROUT × CL)。ROUT是输出节点的总阻抗，约等于(1/gm_p)与ro_p并联，再与反馈网络阻抗的并联，但大信号下主要受ro_p和负载电阻影响。因为CL很大，这个极点通常在几十kHz到几百kHz。

EA输出节点极点：在EA输出端VG。这是一个高阻节点，但一般不是太高。由于功率管的栅极电容CGS很大，这个节点很容易引入一个频率较低的非主极点。这个极点是LDO稳定性的头号威胁——它的大小和负载电流相关，负载越大，功率管gm越大，该极点频率也相应变化。

功率管栅极与漏极之间的密勒效应，或Buffer结构的输出极点：如果加了源极跟随器Buffer，则Buffer的输出阻抗较低，该极点频率会推高。如果没有Buffer，功率管自身的高频极点通常不是主要问题，但在大尺寸功率管下Cgd的密勒倍增不可忽略。

笔试答题时不要直接背“主极点在输出，次级点在EA输出”就完了，面试官会追问一句“为什么主极点在输出？”你要能回答：因为输出节点的阻抗很高且负载电容大，所以该节点的时间常数最大，极点频率最低。如果换了一个更复杂的LDO结构，主极点位置可能就变了，你得会按“找大电阻大电容节点”的方法去判断。

3.2 相位裕度与补偿策略的定性推导

相位裕度是判断稳定性的核心指标。工程上要求至少45度，最好能达到60度以上。为什么？因为相位裕度不够时，虽然仍未振荡，但闭环的频域响应会出现明显的峰值，时域上表现为振铃（ringing），这个在负载阶跃时特别明显。

经典LDO的稳定性补偿有三种主流策略：

一是在输出节点用大电容CL和ESR来补偿。这是一种很老但很经典的方式。输出极点作为主极点，如果CL的ESR比较大，ESR会在环路增益曲线上产生一个零点，这个零点可以抵消一个次级点的相位滞后，从而在单位增益频率附近提供额外相位。ESR零点频率为fZ_ESR = 1 / (2π × RESR × CL)。这也是为什么很多老式LDO的数据手册会明确给出ESR的推荐范围——太小了零点频率太高不起作用，太大了零点频率太低，会影响增益曲线形状。

二是采用内部频率补偿。在EA的输出和功率管栅极之间引入RC串联网络，在内部制造一个零点来抵消极点。这种方案适合不用大电容的Capless LDO设计。

三是通过降低功率管栅极节点阻抗来推高非主极点频率。也就是在EA之后加一个单位增益Buffer（通常是源极跟随器）。加了Buffer之后，VG节点的输出电阻变小，极点频率大幅提高，环路可以做成“单极点系统”，稳定性压力大大减小。但坏处是Buffer本身会引入额外的失调、噪声和静态电流。

为了应对笔试，建议你把这三种补偿策略的适用场景和经典结构整理成一个对照表，重点记忆每种方案的极点零点位置表达式。我复习的时候是自己在纸上把每种补偿方案的增益-相位图各画了一遍，画完感觉整个稳定性分析的思路清晰了很多。

3.3 一个完整的手算稳定性判断示例

我拿一个典型参数示范一下答题时的推导过程：假设VIN=3.3V，VOUT=1.8V，最大负载电流IMAX=300mA，输出电容CL=1µF，ESR=50mΩ，EA的跨导gm_EA=1mS，EA输出阻抗RO_EA=1MΩ，功率管的gm_p=3S（在最大负载下），功率管栅极电容CGS=100pF，反馈电阻R1=100kΩ，R2=100kΩ。

第一步，判断主极点。输出节点的总阻抗ROUT约等于功率管输出阻抗与负载电阻并联。负载电阻在300mA下约为RL=1.8V/300mA=6Ω，实际输出阻抗接近6Ω。所以输出极点频率f_p_out = 1/(2π × 6 × 1µF) ≈ 26.5kHz。

第二步，判断非主极点。EA输出节点的等效电容主要是CGS=100pF，等效电阻RO_EA=1MΩ，但还要考虑功率管栅极看到的密勒电容。粗略估算f_p_gate = 1/(2π × 1MΩ × 100pF) ≈ 1.6kHz。注意！这里算出来的非主极点比主极点还低，说明这个系统如果直接闭环是不稳定的。这也是为什么真实设计里必须在EA输出加Buffer推高这个极点，或者采用其他补偿方式。

第三步，检查ESR零点。fZ_ESR = 1/(2π × 50mΩ × 1µF) ≈ 3.18MHz。这个零点在GBW之外，对本设计几乎没有帮助。所以正确设计需要把ESR调大，例如200mΩ，得到约800kHz的零点。

我每次在模拟题里走完这三步，都会停下来问自己一个问题：这个系统的单位增益频率是多少？只有先估算出GBW，才能判断零点是否恰好落在需要的位置。对于上面这个参数，如果EA的直流增益为60dB（1000倍），则GBW约为主极点频率乘以增益：26.5kHz × 1000 = 26.5MHz。这个GBW太大了，实际上因为非主极点的存在，环路根本不可能稳定。正确做法是降低EA增益或者增大输出电容把主极点压得更低。笔试时不需要你给出准确的Spice仿真结果，但要你能用这个量级估算的思路说清楚设计方向，面试官就会认为你真懂。

4. 拷问指标：PSRR、压差电压、负载调整率与瞬态响应

画图、算极点之后，LDO笔试题目通常会进入指标分析环节。考生最容易在这里露怯，因为很多指标书上写了定义就过了，没有讲清楚这些指标在电路里到底对应哪个物理机制。我挑四个最常考的指标展开说，你可以把这一部分当作答题语料库来用。

4.1 PSRR的全频段理解：直流增益与高频耦合

PSRR衡量的是电源纹波对输出电压的抑制能力，定义是PSRR = 20 × log10(ΔVIN / ΔVOUT)。注意，这个数值越大越好。笔试里经典的问法是：“为什么LDO的PSRR在低频高，在高频会恶化？请画出一个典型的PSRR曲线并解释。”

低频段：环路增益很大，任何VIN的波动都会被反馈环路感知并修正。此时PSRR约等于环路增益与调整管的电源抑制比的乘积。简单理解是，VIN上升导致VOUT上升的趋势被EA检测到后，EA会调整PMOS栅极电压来减小这个变化，相当于反馈系统在帮助抑制。

中频段：环路增益开始滚降，PSRR随之下降。在GBW附近，PSRR趋向一个较小的值。

高频段：环路已经不能有效工作，此时抑制电源纹波主要靠输出电容和调整管的寄生参数。如果输出电容较大，高频PSRR会好一些；如果没有输出电容，高频PSRR会非常差，可能出现增益甚至负数。

答题时可以主动用这个模型说明：想要改善LDO的PSRR，本质上就是提高环路增益和带宽，但这两个参数又和稳定性打架——这又回到trade-off了。另外，PMOS调整管的VGS上如果有纹波耦合，也会恶化PSRR，所以EA的电源抑制能力同样重要。

4.2 压差电压（Dropout Voltage）与效率的关系

压差电压是区分LDO和普通线性稳压器的关键指标，定义为维持稳压所需的VIN与VOUT的最小差值。在低压差条件下，功率管工作在深线性区，此时导通电阻RDS_ON决定了压差电压：Vdropout = ILOAD × RDS_ON。

笔试计算题的常见考法是：给定PMOS的宽长比W/L和工艺参数，在某个最大负载下求最小压差。这时候要用深线性区电流公式：ID = µp × Cox × (W/L) × (VIN - VOUT - |VTHP|) × VDS，其中VDS就是压差电压，而VIN - VOUT在压差条件下近似等于VDS。化简之后就可以解出压差。这里想提醒一个细节：VIN-VOUT的方向。PMOS的源极电压是VIN，漏极电压是VOUT，所以VDS = VIN - VOUT。有些同学公式里的符号搞反，整道题就全错了。

关于效率，LDO的效率约等于VOUT / VIN，压差越小，可用输入范围越大，效率越高。这也是为什么压差是LDO的重要卖点。在笔试中遇到“选DCDC还是LDO”的题，核心判据就是压差和效率：输入输出压差大且负载电流大时，LDO损耗太大，应该用DCDC；压差小、负载轻、对噪声敏感时，LDO更合适。

4.3 负载调整率与线性调整率：考验对环路响应的理解

负载调整率（Load Regulation）定义是负载电流变化引起的输出电压变化：LoadReg = ΔVOUT / ΔILOAD。这个指标的本质是有限环路增益对负载变化的补偿能力。负载增大时，PMOS需要输出更大电流，但环路的调节不是完美的，输出会有一定跌落。跌落量可以通过开环输出阻抗除以环路增益来估算。直观来看，环路增益越大，负载调整率越好。

线性调整率（Line Regulation）定义是输入电压变化引起的输出电压变化，本质上也是靠环路增益来压制。这两个指标在笔试中常常通过简答题出现，例如“如何提高负载调整率？”答案方向包括：增大EA增益、增大功率管的gm（提高环路增益）、用多级放大器。但一定要马上补充：多级放大器带来稳定性问题，需要补偿。这样回答就比别人多了深度。

4.4 瞬态响应：过冲和下冲的机制与改善方向

瞬态响应题是笔试区分度最大的题目之一。典型问法是：负载电流从1mA瞬间跳到100mA，输出电压下降，然后再慢慢恢复。请解释这个下冲是哪里来的，如何改善。

下冲的产生机制要从两条路径看：

第一条路径是响应延迟。负载跳变瞬间，PMOS的电流还没来得及变化，输出电容上缺少的电流只能靠电容本身提供，所以电容上的电荷被抽走，VOUT跌落。跌落幅度约为ΔVOUT = ΔILOAD × Δt / CL，其中Δt是环路的响应延迟时间。这个公式很直观，也解释了为什么加大CL能减小下冲。

第二条路径是有限带宽的恢复过程。即使环路开始工作了，由于带宽有限，VOUT也不可能瞬间回到精确的稳定值，而是经历一个指数恢复过程，可能出现振铃。振铃的本质是相位裕度不足。

改善瞬态响应的方向：加大输出电容CL；减小输出端的等效串联电感/电阻；提高环路带宽（加快响应）；使用动态偏置EA或瞬态增强电路（slew-rate enhancement）。在笔试答题时，把上述四点写全，再配上下冲公式，回答的完整度就已经在平均水平之上了。

5. 手撕题目：一个典型LDO笔试题的完整拆解演练

光讲知识点有点散，我拿一道综合题把前面所有内容串起来。此题是我在多个笔试回忆帖中见过的“经典中的经典”，风格很接近真实考题。

题目原文大意如下：下图所示为一个PMOS调整管的LDO电路。VIN=3.3V，VREF=1.2V，R1=200kΩ，R2=100kΩ，CL=1µF，ESR=100mΩ。已知EA的跨导gm_EA=200µS，EA输出电阻为5MΩ，功率管栅极电容CGS=50pF，功率管跨导gm_P=2S。最大负载电流为200mA。

问题： (1) 求输出电压VOUT。 (2) 判断该LDO环路是正反馈还是负反馈。 (3) 估算环路低频增益，并求单位增益带宽，分析系统稳定性。 (4) 如果负载电流从1mA跳变到200mA，简述输出电压下冲过程并给出改善方案。

5.1 第一问和第二问：基本送分题的正确姿势

第一问VOUT = VREF × (1 + R1/R2) = 1.2 × (1 + 2) = 3.6V。但这个问题有个隐藏陷阱：VIN只有3.3V，VOUT算出来3.6V是高于VIN的，这在物理上根本不可能实现。这时要补一句：LDO无法升压，所以该电路在VIN=3.3V时已经处于饱和状态，无法稳压在3.6V，实际VOUT约等于VIN减去压差。这正好考察了对LDO基本特性的理解。正确设计的VREF或电阻分压比需要保证VOUT低于VIN-压差。第二问的负反馈判据用我之前说的瞬时针走法：VOUT上升→VFB上升→EA输出电压下降（PMOS栅压下降）→PMOS电流增大→VOUT继续上升，这看起来是正反馈？等等，这里要注意EA的接法！

关键就在反馈端接入EA的哪个输入端。通常VREF接EA同相端，VFB接反相端。VFB上升会导致EA输出下降，对PMOS来说VG下降，VGS增大，PMOS导通增强，输出电流增大，VOUT进一步上升。这确实是正反馈！那真实LDO为什么是负反馈？因为真实的接法应该是VREF接反相端，VFB接同相端，或者EA的输出极性经过反相处理。不同架构有不同接法。

我在答题时踩过这个坑，后来总结了一个不会出错的方法：直接写出从VOUT到EA输出再到VOUT的完整闭环传递关系，用“负号”数量来判断。如果是偶数个负号，就是正反馈；奇数个负号，就是负反馈。实现稳定工作必须是负反馈。这道题如果题干给的接法是VREF接同相、VFB接反相，那么确实是正反馈，你的答案就应该指出“电路会锁存而非稳压”。但真实考题中，通常给出的接法保证是负反馈，比如VFB接EA同相端、VREF接反相端。答题时不要默认为惯常接法，要根据实际题目来。

5.2 第三问：环路增益与稳定性评估的推导路径

第三问的推导是这样的：

反馈系数F = R2/(R1+R2) = 100/(200+100) = 1/3。

环路增益T = gm_EA × RO_EA × gm_P × ROUT × F。先算输出节点电阻ROUT，最大负载200mA时，负载电阻RL=3.6/0.2=18Ω（这里按理论VOUT=3.6V，但实际振荡了，不过题目先让我们算），功率管输出阻抗约50kΩ，两者并联约17.99Ω，约等于RL本身。所以环路增益T ≈ 200µS × 5MΩ × 2S × 18Ω × 1/3。200µS × 5MΩ = 1000，2S × 18Ω = 36，1000 × 36 × 1/3 = 12000。换算成分贝，约81.6dB。

单位增益带宽的估算：主极点在输出节点，频率f_p_out = 1/(2π × 18Ω × 1µF) ≈ 8.84kHz。如果环路是单极点系统，GBW = 12000 × 8.84kHz ≈ 106MHz。但别忘了，EA输出节点还有一个极点，f_p_gate = 1/(2π × 5MΩ × 50pF) ≈ 637Hz！这个极点频率远远低于主极点，所以这个系统实际上连画幅频图都是非主极点在更低频处先滚降，不用说也知道，相位裕度是负的，系统不稳定。

这个题很好地演示了经典LDO设计里一个非常核心的悖论：为了获得高增益，EA输出阻抗做得很大，但高阻抗在功率管栅极电容的加持下制造了一个低到离谱的极点。真正常见做法是加缓冲级，把栅极点推开；或者把GBW做小，保证单位增益频率低于栅极点频率。笔试中你能指出这一点，并把数值算出来，这题基本就稳了。

5.3 第四问：瞬态响应分析的答题结构与公式化表达

负载从1mA跳变到200mA时，第一时刻PMOS无法立刻响应，输出电流缺口全部由CL提供。初始跌落速度由dVOUT/dt = -ΔILOAD/CL决定，即199mA/1µF = 199kV/s。环路响应延迟时间取决于带宽，粗略可以用1/GBW来估计，但本系统已经不稳定，所以实际会出现振荡。在标准VIN下如果稳定，则下冲幅度可以估算为ΔILOAD × t_response / CL，其中t_response约等于1/带宽。

改善方案我会分两个梯队写：第一梯队是加快环路响应，提高带宽，让PMOS更快补充电流；第二梯队是加大CL，直接用储备电荷扛过瞬态窗口期。此外，可以在功率管栅极和驱动之间加快slew-rate提升电路，或在输出端加一个小的高频旁路电容来改善高频下的瞬态响应。答题时把公式写出来，再给方向性建议，这题就不会丢大分。

6. 笔试答题踩坑实录与复习路线建议

最后这部分我想分享一些自己以及周围同学在LDO笔试里真实踩过的坑，有些是知识点理解错，有些是应试策略问题。希望你能绕开这些弯路。

6.1 五个高频错误点

输出过冲方向分不清。有的同学画瞬态波形时，负载增大后VOUT先往上冲。物理上想想就知道不对：负载突然多抽电流，VOUT瞬间应该掉下去，环路再慢慢拉回来。画波形题如果方向错了，整道题零分，非常可惜。

把PMOS栅极电压变化方向记反。VOUT升高时，EA要让PMOS关一点才能把VOUT拉回来，所以栅极电压应该是升高的，而不是降低。这个逻辑推一遍就知道，但考场上紧张容易写反。建议考前自己默写一遍。

忘记ESR零点的作用。算极点列了一堆，结果忘了算零点，稳定性判断整个跑偏。零点虽然不像极点那样决定系统阶数，但零点对相位裕度的贡献是实实在在的。凡是有ESR的题目，一定要算ESR零点。

过度堆砌公式。有些同学为了展示水平，写了一堆传输函数推导，但核心判断结论没有给出来。面试官阅卷时其实更想看的是：你能不能先给结论，再用公式支撑。答题时建议第一句写结论，然后给推导。

忽略静态电流的影响。涉及到低功耗LDO的简答题时，很多人会漏掉“EA的静态电流是LDO静态功耗的主要来源”这一层。虽然经典题目很少追着静态电流深挖，但提一句会显得你全局观强。

6.2 一套高效的复习方法

如果你的秋招还有一到两个月，我的建议是每周抽两个晚上，用以下路线过LDO：

第一晚：不看资料，自己默画LDO结构图，标注每个组件的功能，写出VOUT公式、压差公式、负载调整率公式、PSRR定义。画完和标准图对照，看有没有漏组件或者标错方向。

第二晚：自己设计一个例子（比如VIN=3.3V、VOUT=1.8V、IMAX=300mA），手算极点零点，画增益-相位图草图，再对比设计规则检查有没有违背稳定性要求。这一个练习能把大多数笔试计算题的通路打通。

第三晚：整理错题，把所有曾做错的LDO题目集中看一遍，重点看是否集中在某个知识点（比如反馈极性辨识或ESR零点计算）。错题集比新题更有价值，因为人的犯错模式是固定的。

6.3 向面试官展示“系统思维”的加分话术

在面试环节，如果你能把话题从“解题”上升到“设计权衡”，会明显加分。比如被问到Capless LDO的优点时，不要只说省了外部电容，而是把代价也说出来：

Capless LDO省掉了外部大电容，适合SoC内部集成，但代价是稳定性更难保证——没有大电容帮忙做主极点，内部极点与输出极点的间距变小，需要引入复杂的内部补偿电路，同时负载瞬态响应也会变差，因为少了电容储备电荷。这一套话术的本质是：每个设计选择都有代价，你要展示的是你能看见代价，而不是只看见好处。

另一个比较受面试官欢迎的话题是“LDO和DCDC的边界”。比如在4.2V转3.3V、负载100mA的场景里，LDO的损耗是(4.2-3.3)×0.1=0.09W，效率约78.6%，如果这个效率可以接受且系统对噪声敏感，LDO明显更省事；但如果负载升到1A，损耗变成0.9W，就要认真考虑DCDC了。用数字说话，比单纯背“LDO效率低”更能展示工程判断力。

我在整理这些内容的时候，又把当年备考时的一张草稿纸翻了出来，上面画满了不同负载条件下LDO极点移动的轨迹。现在看依然觉得，LDO是少有的能把模拟IC核心素养浓缩在一起考察的经典电路。希望这份梳理能帮你在秋招笔试里少踩几个坑，多拿几分。如果时间有限，建议优先把第3章的稳定性推导和第5章的完整题目演练啃下来，这两个部分是拉分的关键。