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简介：本资源是一份面向数字电路设计初学者与EDA工程师的Design Compiler（DC）中文入门教程，聚焦电路综合核心原理与全流程实操。内容系统讲解综合的转换、优化、映射三阶段机制，深入剖析时序约束设置（时钟定义、输入/输出延迟、多周期路径等）、基于路径的静态时序分析（STA）驱动优化、可重用参数化脚本编写方法，并结合Verilog语言成分（如if语句）到门级单元的映射实例展开说明。资源为单个954KB Word文档（.doc），结构完整，含第四章综合综述、前端设计流程图、DC工具操作要点及典型综合报告解读，便于边学边查、对照理解。目前已有464人学习下载，适合高校微电子/集成电路专业学生、FPGA开发工程师及准备IC前端岗位技术面试的学习者快速掌握Synopsys DC综合关键技能。

1. Design Compiler 不是“翻译器”，而是带时序感知的电路重构引擎：为什么你写的 Verilog 和综合出来的门级网表之间，总隔着一层“玄学”黑匣子？

你写了一段看似天衣无缝的always @(posedge clk) q <= a ^ b;，仿真波形完美，功能验证通过，可一进 DC 综合，生成的网表里却多出一个你不认识的CLKBUF_X2缓冲器、一条绕了三圈的时钟树分支、甚至在关键路径上塞进了一个面积翻倍但延迟压低 15% 的AND2X1D单元——而你根本没在代码里提过它。更诡异的是，删掉一行无关紧要的注释，或者把reg [7:0] data改成logic [7:0] data，综合结果的时序报告竟跳变 300ps。这不是玄学，这是 Design Compiler 在你眼皮底下，用一套你没完全看懂的底层机制，对你的电路做了一次“外科手术式”的重写。

DC 的核心价值，从来不是把 Verilog 逐字翻译成与非门和触发器；它是以静态时序分析（STA）为导航仪、以工艺库单元为积木、以设计约束为手术刀，对整个 RTL 描述进行一次全局性的结构重组与性能重分配。它会主动拆解你的case语句，把“全译码”逻辑硬生生掰成两组并行比较器加一个多路选择器；它会把assign y = a + b + c + d;这种线性加法，根据target_library中ADDFA_X1和ADDPAR_X4的延迟/面积比，自动重排为树状加法器；它甚至会在你没声明set_false_path的地方，悄悄把某条异步复位路径标记为“不检查”，只因它发现该路径在所有工作模式下都满足建立时间余量。这种“重写”不是随意的，它背后是一套严密的三阶段流水线：转换（Translation）→ 优化（Optimization）→ 映射（Mapping），每一步都受制于你给的约束，又反过来重塑你对“电路结构”的认知。搞不懂这三层机制，你就永远在综合报告的report_timing和report_area之间来回横跳，像在调试一个黑匣子。而这份中文版 DC 使用指南，就是带你亲手拧开这个黑匣子的盖子，看清里面齿轮如何咬合、信号如何被重路由、约束如何变成门级单元的选型指令——不是教你点菜单，而是让你读懂 DC 的“编译日志”里每一行INFO: Mapping 'ADD' to 'ADDPAR_X4'背后的决策链。

2. 转换阶段：从 Verilog 文本到布尔网络，gtech.db 是怎样一张“空白画布”的？

Design Compiler 的转换（Translation）阶段，常被误认为是简单的语法解析。实则不然。它是一次从行为语义到结构化布尔网络的深度解构与重建。这个过程不依赖任何工艺信息，也不关心延迟或驱动能力，它的唯一目标，是构建一个逻辑等价、但结构清晰、无歧义的中间表示（IR）。而这张“空白画布”，就是 Synopsys 自带的gtech.db工艺无关库。

2.1 gtech.db：没有延迟、没有驱动、只有布尔逻辑的“纯数学世界”

gtech.db是 DC 的基石库，它不包含任何物理属性：没有单元延迟（cell_rise,cell_fall），没有引脚电容（pin_capacitance），没有驱动强度（drive_strength），甚至没有具体的晶体管尺寸。它只定义了最基础的布尔运算单元：

# gtech.db 中一个典型单元的简化定义（非真实语法，仅为示意） cell (AND2) { pin (A) { direction : input; } pin (B) { direction : input; } pin (Y) { direction : output; } function : "A * B"; # 纯布尔函数，无时序 }

当 DC 执行analyze和elaborate时，它做的第一件事，就是将你的 Verilog 模块，按gtech.db的规则，翻译成一张由这些纯布尔单元（AND2,OR2,NOT,MUX2,DFF）构成的、无环向图（DAG）。例如，if (a) y = b; else y = c;会被转换为一个MUX2单元，其SEL输入连a，I0连c，I1连b；而always @(a or b) y = a & b;则直接映射为一个AND2。这个过程是确定性的、可预测的，且与后续的工艺库完全解耦。

提示：gtech.db的存在，正是 DC 实现“可重用综合脚本”的关键。无论你最终映射到core_slow.db（慢速工艺角）还是core_fast.db（快速工艺角），转换阶段生成的布尔网络结构是完全一致的。变化的，只是后续优化与映射阶段对这张网络的“着色”方式。

2.2 Verilog 语句到布尔网络的映射：为什么if天生带优先级，而case默认是并行的？

Verilog 的高级结构，在转换阶段就被“降维”为布尔网络，其语义差异直接决定了网络拓扑。理解这一点，是避免综合出意外锁存器（Latch）或错误优先级的关键。

2.2.1if-else if-else：天生的优先级编码器（Priority Encoder）

always @(sel or a or b or c) begin if (sel == 2'b00) y = a; else if (sel == 2'b01) y = b; else if (sel == 2'b10) y = c; // 注意：缺少 sel == 2'b11 的分支！ end

在gtech.db转换中，DC 会将其解析为一个级联的条件判断链：

• 第一级：sel[1:0] == 2'b00 ? a : ( ... )
• 第二级：sel[1:0] == 2'b01 ? b : ( ... )
• 第三级：sel[1:0] == 2'b10 ? c : ( ... )

这个结构天然形成一个优先级树：2'b00的条件必须先被评估，只有它为假，才会去评估2'b01，依此类推。如果sel的所有可能值未被穷尽（如本例缺2'b11），DC 无法推断y在该状态下的值，为了保持组合逻辑的“记忆性”，它必须插入一个锁存器（Latch）来保持上一次的有效输出。这就是if语句隐含优先级的根源——它在布尔网络层面，就是一个串行的MUX链。

2.2.2case：默认的全译码并行比较器（Full-Demux）

always @(sel or a or b or c or d) begin case (sel) 2'b00: y = a; 2'b01: y = b; 2'b10: y = c; 2'b11: y = d; // 全译码！ endcase end

case语句在转换阶段，被 DC 解析为一组并行的、独立的比较器。每个case分支都对应一个AND2单元：sel == 2'b00作为一个独立的布尔表达式，sel == 2'b01是另一个，它们互不干扰。最终，所有比较器的输出，再通过一个OR2树（或MUX2树）汇总到y。这种结构是真正并行的，没有先后顺序，因此没有隐含优先级。这也是为什么case必须“全译码”才能避免锁存器——因为每一个sel值都必须有且仅有一个对应的AND2输出为真，否则y就会悬空（x），DC 只能用锁存器来“兜底”。

2.2.3case的“伪并行”陷阱：parallel_case与full_case编译指令

当case未全译码时，DC 默认会生成带优先级的结构（与if类似），以保证功能正确性。但有时，设计者知道某些case值在硬件中永远不会出现（例如，一个 3-bit 信号实际只用到 5 个编码），此时可以使用 Synopsys 特有的编译指令来“指导”DC 生成更优的并行结构：

// synopsys parallel_case case (sel) 2'b00: y = a; 2'b01: y = b; // 2'b10 和 2'b11 永远不会出现 endcase

// synopsys parallel_case告诉 DC：“请忽略未列出的sel值，并强制将此case当作全译码来处理，生成并行比较器。” 这会显著减少逻辑层级，提升速度。但风险在于，仿真工具完全无视这条指令。如果仿真时sel真的出现了2'b10，仿真器会将y置为x（未知态），而 DC 综合出的电路却会输出一个确定的、但不可预测的值（通常是前一个有效分支的输出）。// synopsys full_case同理，它告诉 DC：“未列出的sel值是‘非法’的，可以安全地忽略，无需生成任何逻辑来处理它们。” 这同样会导致仿真与综合的行为不一致。因此，这些指令绝非“优化开关”，而是对设计意图的强声明，必须配合完备的断言（assertion）或形式验证（formal verification）来确保其前提成立。

2.3 转换阶段的避坑：那些让你的 RTL 在综合时“翻车”的常见问题

转换阶段的错误，往往在综合早期就埋下祸根，导致后续优化徒劳无功，甚至产生功能错误。以下是基于真实项目血泪经验总结的三大高频坑点：

2.3.1 坑点一：always块中敏感列表不完整，导致“伪锁存器”（Pseudo-Latch）

• 现象：综合报告中report_check -type latch显示存在意外的锁存器，但你的代码里明明没有latch关键字。
• 原因：always @(a or b)块中，如果y的赋值逻辑依赖于c（例如y = a & b & c;），但c不在敏感列表里，DC 无法推断c变化时y是否需要更新。为了保证组合逻辑的“记忆性”，它会插入一个锁存器来保持y的旧值，直到a或b再次变化。这并非你想要的时序逻辑，而是转换阶段因描述不严谨产生的副作用。
• 解决：严格遵守“组合逻辑 always 块，敏感列表必须包含所有输入信号”的黄金法则。现代 Verilog-2001 推荐使用always @(*)或 SystemVerilog 的always_comb，它们由工具自动推导敏感列表，从根本上杜绝此问题。

2.3.2 坑点二：reg类型的误解，导致无符号/有符号运算混淆

• 现象：一个reg [7:0] data参与减法运算result = data - 1'b1，综合出的电路是一个巨大的 8-bit 补码减法器，而非预期的简单递减器。
• 原因：reg在 Verilog 中只是一个数据类型声明，不代表“寄存器”。在综合上下文中，reg [7:0]默认被解释为无符号数。data - 1'b1被 DC 解析为data + (~1'b1 + 1)，即标准的补码加法，这需要完整的加法器结构。如果你本意是“有符号数减法”，应显式声明integer或logic signed [7:0] data。
• 解决：明确数据语义。对算术运算，优先使用logic signed [N-1:0]（SV）或在表达式中添加$signed()强制转换，让 DC 的 DesignWare 库能选择最优的有符号运算单元。

2.3.3 坑点三：initial块的滥用，导致综合失败或后端工具报错

• 现象：DC 报错ERROR: initial block is not supported for synthesis，或综合后网表中出现无法布局的INITVAL属性。
• 原因：initial块是 Verilog 的仿真构造，用于初始化变量或启动测试激励。它在硬件中没有对应物。DC 在转换阶段会直接拒绝包含initial的模块，除非你明确设置了-no_design_rule（不推荐）。即使侥幸通过，initial中的赋值也会被当作“初始值”硬编码到触发器的INIT属性中，这在某些工艺库中不被支持，或导致 DFT（可测性设计）扫描链插入失败。
• 解决：将所有初始化逻辑移入复位（reset）逻辑中。用always @(posedge clk or negedge rst_n)块，在rst_n为低时，对所有reg进行同步或异步清零/置位。这才是硬件可实现的初始化方式。

3. 优化阶段：Designtimer 如何成为 DC 的“大脑”，驱动面积、时序、功耗的三重博弈？

如果说转换阶段是“画草图”，那么优化（Optimization）阶段就是“精修雕塑”。它不再满足于逻辑等价，而是要在满足你设定的严苛约束（Constraint）的前提下，对那张由gtech.db构建的布尔网络，进行一场全局性的、以性能为导向的手术。这场手术的主刀医生，不是 DC 本身，而是它内置的、与之深度集成的静态时序分析引擎——Designtimer。

3.1 Designtimer：DC 的“实时导航仪”，如何定义一条“有效路径”？

Designtimer 并非一个独立运行的工具，而是 DC 在每次优化迭代中调用的一个核心分析模块。它的任务，是精确计算当前网表中每一条路径的延迟，并据此判断哪些路径是“关键路径”（Critical Path），哪些是“冗余路径”（Redundant Path），从而指导优化方向。

一条路径（Path）在 Designtimer 中被定义为一个四元组：(start_point, end_point, through_points, path_type)。其中最关键的是path_type，它决定了这条路径是否参与时序检查。DC 定义的“有效路径”（Valid Path）必须满足以下条件：

1. 起点（Start Point）：必须是设计的输入端口（Input Port）或触发器（Flip-Flop）的 Q 输出引脚。
2. 终点（End Point）：必须是设计的输出端口（Output Port）或触发器（Flip-Flop）的 D 输入引脚。
3. 路径类型（Path Type）：必须是setup（建立时间检查）、hold（保持时间检查）、recovery（复位恢复）或removal（复位移除）中的一种。默认情况下，DC 只对setup和hold路径进行分析。

这意味着，一条从clk端口出发，经过一堆组合逻辑，最终到达某个触发器D引脚的路径，是一条标准的setup有效路径。而一条从rst_n端口出发，到达同一个触发器D引脚的路径，则是一条recovery有效路径。Designtimer 会为每一种path_type单独计算其延迟，并与你设定的set_clock_uncertainty、set_input_delay等约束进行比对，生成report_timing中详尽的时序违例（Violation）报告。

注意：set_false_path和set_multicycle_path这些命令，并非“删除路径”，而是告诉 Designtimer：“请忽略这条路径的时序检查”。它们修改的是 Designtimer 的分析范围，而不是网表的物理连接。这是理解 DC 时序约束本质的关键。

3.2 优化的三重博弈：面积（Area）、时序（Timing）、功耗（Power）的动态平衡

Designtimer 提供的“地图”，让 DC 的优化器有了明确的目标。但优化器本身，是在一个巨大的、多维的搜索空间中进行探索。每一次“手术”，都是在三个相互冲突的目标间寻找一个帕累托最优解（Pareto Optimal）。

3.2.1 面积优化：从“大而全”到“小而精”

DC 的面积优化，核心思想是逻辑重构（Logic Restructuring）和资源复用（Resource Sharing）。它会扫描整个布尔网络，寻找可以被更小、更高效单元替代的子图。

• 例子：乘法器的面积压缩
  对于assign prod = a * b;（a,b为 4-bit），DC 默认可能使用 DesignWare 中的MULT4X4单元，这是一个专用的、面积较大的乘法器。但如果你施加了严格的set_max_area约束，DC 的优化器会尝试将其分解为一系列ADD和SHIFT操作，并利用ADD单元的复用性，生成一个面积更小、但层级更深的“移位-相加”结构。这直接体现了“面积换时序”的经典权衡。

• 代码体现：

  set_max_area 5000 ;# 设定总面积上限为 5000 单位 compile -map_effort high ;# 高努力度编译，更激进地探索面积优化方案

3.2.2 时序优化：从“路径修复”到“结构重写”

时序优化是 DC 最强大的能力，它不仅仅是“加缓冲器”，而是对路径结构进行根本性重写。

• 例子：关键路径的逻辑重定时（Retiming）
  假设有一条路径：FF1.Q -> AND2 -> OR2 -> FF2.D，其延迟超限。DC 可能执行“重定时”操作，将AND2的逻辑移到FF1的后面，OR2的逻辑移到FF2的前面，形成FF1.Q -> FF2.D（直连）和FF1.Q -> AND2 -> OR2 -> FF2.D（新路径）。这看起来增加了逻辑，但通过改变寄存器的位置，它可能将长路径拆分为两条短路径，从而满足时序。这是一种典型的、超越人类直觉的结构级优化。

• 代码体现：

  set_clock_uncertainty 0.1 [get_clocks clk] ;# 设置时钟不确定性，影响 setup/hold 计算 set_input_delay 1.0 -clock clk [all_inputs] ;# 设置输入延迟，定义数据到达时间 set_output_delay 1.5 -clock clk [all_outputs] ;# 设置输出延迟，定义数据离开时间 compile -no_autoungroup -no_boundary_optimization ;# 关闭某些可能导致时序恶化的自动优化

3.2.3 功耗优化：从“开关活动率”到“门控时钟”

功耗优化在 DC 中主要针对动态功耗（Dynamic Power），其核心公式是P = α * C * V² * f。DC 主要通过控制α（开关活动率）和C（负载电容）来实现。

• 例子：自动门控时钟（Clock Gating）插入
  DC 可以识别出那些在大部分时间里enable信号为低、导致下游逻辑不翻转的模块。它会自动在该模块的时钟路径上插入一个CLKGATE单元，只有当enable为高时，时钟才被允许通过。这极大地降低了f（有效翻转频率），从而节省功耗。但这会引入额外的时钟树分支和延迟，必须谨慎评估其对时序的影响。

• 代码体现：

  set_power_analysis_mode -auto ;# 启用自动功耗分析模式 insert_clock_gating ;# 手动触发时钟门控插入

3.3 优化阶段的避坑：那些让 DC “越优化越差”的反直觉陷阱

优化不是万能的，盲目施加约束或使用不当的选项，反而会让 DC 的“大脑”做出错误的决策。

3.3.1 坑点一：set_max_transition设置过小，导致“优化瘫痪”

• 现象：compile命令执行时间极长（数小时），最终report_timing显示大量max_transition违例，且report_area面积异常巨大。
• 原因：set_max_transition限制了信号线上电压跳变的最大斜率（slew rate），它直接影响单元的驱动能力和连线延迟。如果设置得过于保守（例如，对一个高速路径设0.05ns），DC 会认为所有标准单元都无法满足，只能不断插入级联的BUF缓冲器来“整形”信号。这不仅大幅增加面积，还引入了额外的缓冲器延迟，形成恶性循环。
• 解决：set_max_transition应基于工艺库文档（.lib文件）中max_transition的推荐值，并结合实际路径的驱动负载（fanout）来设定。通常，对核心逻辑设0.3ns，对 I/O 引脚设0.5ns是一个安全的起点。

3.3.2 坑点二：set_max_fanout与set_max_capacitance的冲突

• 现象：report_constraint -all_violators显示同时存在max_fanout和max_capacitance违例，且优化无法收敛。
• 原因：set_max_fanout限制一个单元输出能驱动的下级单元数量，而set_max_capacitance限制其能驱动的总电容。在深亚微米工艺中，一个单元的fanout能力和capacitance能力并不线性相关。例如，一个INV_X4单元可能能驱动 10 个INV_X1（fanout=10），但其总电容负载可能已超限。DC 在优化时，会优先满足max_capacitance，因为它更直接地关联到延迟和功耗。
• 解决：优先使用set_max_capacitance，因为它更物理、更精确。set_max_fanout可作为辅助约束，用于防止极端情况。两者不要同时设为非常激进的值。

3.3.3 坑点三：compile -no_autoungroup的误用，扼杀面积优化潜力

• 现象：综合后网表面积远大于预期，report_cell显示大量未被优化的AND2、OR2单元，而非更紧凑的AOI21（AND-OR-Invert）等复合单元。
• 原因：-no_autoungroup选项会禁止 DC 将多个基本单元“打包”成一个更高效的复合单元。这在调试时很有用（便于定位问题），但在最终综合中，它关闭了 DC 最重要的面积优化手段之一。
• 解决：仅在调试阶段使用-no_autoungroup。在最终的compile命令中，务必使用默认的compile或compile -map_effort medium/high，让 DC 充分发挥其逻辑重构能力。

4. 映射阶段：从布尔网络到物理单元，target_library 如何决定你的电路“长什么样”？

经过转换和优化，DC 已经拥有一张逻辑等价、且在面积/时序/功耗上达到某种平衡的布尔网络。但此时，这张网络上的所有节点，还只是gtech.db中抽象的AND2、OR2符号。映射（Mapping）阶段，就是将这些符号，一对一地、物理地，替换成你指定的工艺库（target_library）中真实存在的、带有完整物理属性的单元（Cell）。这一步，决定了你的电路最终在硅片上“长什么样”。

4.1 target_library：一张充满“物理属性”的详细地图

target_library（目标库）是 DC 综合流程中最重要的输入文件，它通常是一个.db或.lib格式的二进制/文本文件，由晶圆厂（Foundry）提供。它不仅仅是一张“单元列表”，而是一份包含了每个单元所有物理特性的详细档案：

一个典型的target_library中，一个INV（反相器）单元会有多个“驱动强度”（Drive Strength）的变体：INV_X1,INV_X2,INV_X4,INV_X8。它们的功能完全相同（Y = !A），但cell_area、cell_rise、max_capacitance等属性依次增大。DC 的映射器，就是在这张“同功能、多规格”的地图上，为网络中的每一个NOT节点，挑选出一个在当前上下文（上游驱动能力、下游负载）下，综合得分最高（延迟+面积+功耗加权）的变体。

4.2 映射的核心算法：模式匹配（Pattern Matching）与技术映射（Technology Mapping）

DC 的映射过程，融合了两种经典算法：

1. 模式匹配（Pattern Matching）：针对 DesignWare 库中预定义的、高度优化的复杂功能块（如ADDPAR_X4,MULT8X8）。DC 会扫描优化后的布尔网络，寻找与这些预编译“模式”相匹配的子图。一旦匹配成功，就用一个高性能的专用单元，直接替换掉一大片基本逻辑。这是获得最佳性能的关键。
2. 技术映射（Technology Mapping）：针对无法被模式匹配覆盖的剩余网络。DC 将其视为一棵“逻辑树”，然后自底向上（Bottom-Up）或自顶向下（Top-Down）地，用target_library中的基本单元（AND2,OR2,INV,MUX2）对其进行覆盖。这是一个经典的“覆盖问题”（Covering Problem），DC 使用动态规划等算法，在满足时序和面积约束的前提下，找到成本最低的覆盖方案。

提示：synthetic_library的作用，就是为pattern matching提供这些高性能的“模式”。如果你没有正确设置synthetic_library指向DesignWare Foundation，DC 就只能退回到低效的technology mapping，永远无法生成ADDPAR_X4这样的高性能加法器。

4.3 映射阶段的避坑：那些让你的电路“长得歪”的工艺库陷阱

映射阶段的错误，往往表现为网表中出现了大量你不期望的单元，或者时序报告中充满了无法解释的延迟。

4.3.1 坑点一：link_library缺失*，导致“找不到模块”的幽灵警告

• 现象：link命令执行后，DC 报出WARNING: Unresolved design reference: 'my_submodule'，但你确信my_submodule已经被read_db读入。
• 原因：link_library的设置中，必须包含'*'。'*'是一个通配符，它告诉 DC：“在解析模块实例化时，请首先在当前内存（memory）中搜索，如果找不到，再去link_library中列出的其他库（如core_slow.db）中搜索。” 如果你漏掉了'*'，DC 就会忽略内存中已加载的my_submodule，固执地去工艺库中找一个叫my_submodule的单元，自然找不到。
• 解决：link_library的设置必须是{ "*" core_slow.db }。这是 DC 的铁律，没有任何例外。

4.3.2 坑点二：set_wire_load_model选择错误，导致连线延迟（Net Delay）估算严重失真

• 现象：综合后的report_timing显示关键路径的net delay（连线延迟）占比高达 70%，远超合理范围（通常 < 30%），且后端布局布线（PnR）后，时序比综合报告差很多。
• 原因：set_wire_load_model为 DC 提供了一个“连线延迟模型”，它根据扇出（fanout）来估算一段连线的长度和电容。target_library通常附带多个模型，如wlm_1k,wlm_10k,wlm_100k，分别对应不同规模的设计。如果你为一个大型 SoC 选择了wlm_1k（适用于 1000 门的小模块），DC 就会严重低估连线长度，导致它在优化时认为“路径很短”，从而选择面积小但驱动弱的单元。等到 PnR 时，真实的长连线暴露出来，时序就崩了。
• 解决：set_wire_load_model必须与设计规模匹配。对于大型设计，应选择wlm_100k或更高；对于小型 IP，可选择wlm_1k。更先进的做法是，在 PnR 后提取真实的线负载（extracted wireload），再用它进行“重综合”（recompile），以获得更精确的结果。

4.3.3 坑点三：set_operating_conditions未设置，导致“同一电路，不同工艺角下结果迥异”

• 现象：在slow工艺角（ff）下综合，时序完美；但在fast工艺角（ss）下，report_timing却显示大量hold time违例。
• 原因：set_operating_conditions命令用于指定当前综合所针对的工艺角（slow,typical,fast）和温度（0C,25C,100C）。它决定了 DC 从target_library中读取哪一组时序参数。slow角下，单元延迟大，hold时间容易满足；fast角下，单元延迟小，但时钟偏斜（clock skew）相对变大，hold时间就容易违例。如果你没有显式设置，DC 可能默认使用typical角，导致结果不具备工艺鲁棒性。
• 解决：必须为每一种需要 signoff 的工艺角，单独运行一次compile。例如：

  set_operating_conditions slow compile -map_effort high write_file -format ddc -hierarchy -output slow.ddc set_operating_conditions fast compile -map_effort high write_file -format ddc -hierarchy -output fast.ddc

5. 约束驱动设计（Constraint-Driven Design）：为什么你的set_clock命令，是 DC 综合的“宪法”？

Design Compiler 的一切行为，归根结底，都是对设计者所施加的约束（Constraints）的响应。这些约束，不是可有可无的“建议”，而是 DC 综合流程的“宪法”和“唯一真理”。它们定义了设计的边界、目标和成败标准。理解约束的层次、来源和相互关系，是驾驭 DC 的最高境界。

5.1 约束的四大支柱：时序、面积、设计规则、工作环境

DC 的约束体系，可以清晰地划分为四个相互支撑的支柱：

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