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LPDDR5 SDRAM WCK Clocking要点总结

1. 命令地址接口：采用差分时钟 CK_t/CK_c；命令、地址为 DDR 采样，在 CK_t 与 CK_c 双边沿寄存；CS 在 CK_t 上升沿、CK_c 下降沿采样。
2. 数据接口：DDR 架构，使用差分随路时钟 WCK_t/WCK_c，与 DQ 源同步；数据在 WCK_t、WCK_c 上升沿寄存；WCK 频率为 CK 的 2 倍或 4 倍。
3. WCK 功能：写操作采样 DQ，读操作驱动 DQ；读写 DQ burst 前 WCK 需先开始翻转。
4. WCK2CK 同步：DQ burst 类命令触发该同步序列，完成内部 WCK 与 CK 对齐；该过程由 SDRAM 自动完成，控制器无需额外指令；RDQS_t/RDQS_c 由 WCK 生成。
5. WCK_t/WCK_c 作用：写操作采样 DQ 数据，读操作翻转 DQ 数据；读写 DQ burst 传输前，WCK_t/WCK_c 必须先开始翻转。
6. LPDDR5：凡是需要 DQ 数据 burst 的指令，都会自动触发 WCK2CK 同步序列。
7. 同步序列效果：完成后 SDRAM 内部 WCK0 与 CK 对齐，准备 DQ burst；该过程对内存控制器透明，无需额外指令。
8. RDQS_t、RDQS_c 由 WCK 时钟产生。

7.2 WCK Operation

7.2.1 WCK2CK Synchronization operation

7.2.1.1 WCK2CK Synchronization

LPDDR5 SDRAM使用两种不同频率的时钟。WCK的频率比命令时钟高四倍或两倍，要求LPDDR5 SDRAM在WCK时钟树中具有时钟分频器。通过对WCK进行分频，使SDRAM内部电路在WCK域的运算速度减半。然而，WCK分频器的初始状态是不可预测的，并在LPDDR5 SDRAM中导致两种不同的状态：与CK状态对齐和与CK状态未对齐（主要看wck_0边沿）。图66说明了这两种情况。

SDRAM内部的延迟控制单元执行从CK域到WCK域的写或读命令的时钟域改变。为实现无错误延迟控制，延迟控制电路必须知道SDRAM是否与CK状态对齐或未与CK状态对齐。LPDDR5 SDRAM能够通过称为WCK2CK同步的过程来重置或检测其状态。当SDRAM控制器发出带有WCK2CK同步位的CAS命令时，控制器向SDRAM提供半频WCK脉冲，以放宽ISI和定时裕度。该操作被定义为WCK2CK同步。在SDRAM执行WCK2CK同步操作的时序，SDRAM控制器必须向SDRAM提供半频WCK脉冲，以放宽WCK2CK同步时序裕度。

7.2.1.2 CAS Command with WCK2CK Synchronization Bits

LPDDR5 WCK2CK同步过程由启用相关bit的CAS命令启动。应在写入或读取命令之前发出带有WCK2CK同步的CAS命令。表199显示了带有WCK2CK同步位(WS_WR、WS_RD、WS_FS)的CAS命令。在WCK2CK同步标志位带有“1”的CAS命令通知SDRAM WCK2CK同步是必需的。

图67-70显示了启用WCK2CK同步操作数(WS_WR或WS_RD或WS_FS=1)时，通过CAS命令执行的LPDDR5 WCK2CK同步操作。在tWCKENL之后，当wck_t/wck_c=L/H时，SDRAM控制器必须开始驱动WCK。在1tCK期间，WCK2CK同步操作发生在tWCKENL+tWCKPRE_STATIC之后，然后是半速率WCK。在WCK2CK同步之前，WCK必须切换一次以降低WCK中的信道ISI。WCK2CK同步前必须进行WCK2CK训练。SDRAM需要正确的WCK切换模式，才能确保WCK2CK正确同步。在WCK2CK同步完成后，WCK必须继续切换，直到读或写突发结束。

CAS(WS_WR=1)后面应紧跟写入命令。CAS(WS_RD=1)后面还应紧跟读命令。CAS(WS_FS=1)仅作为独立命令使用，可同时发布给多个等级。请参阅8.4。同步后，SDRAM控制器必须保持WCK切换，直到读或写的DQ burst完成或发出CAS(WS_OFF)命令。例如，在PDX(掉电退出)之后，必须在写入命令或读取命令之前发出启用了WCK2CK同步操作数(WS_WR或WS_RD或WS_FS=1)的CAS命令。因为在断电期间，WCK2CK同步状态丢失。

7.2.1.3 WCK2CK Sync operation followed by a WRITE command

WCK2CK同步紧跟在写入操作之后，如图71所示。当CAS WCK2CK Sync命令后跟WRITE命令时，其WS_WR=1。在CAS(WS_WR=1)命令和写入命令之间不允许有任何命令，CAS(WS_WR=1)命令应该紧跟在写入命令之后。TWCKENL_WR是在WS_WR=1的CAS命令之后，LPDDR5 SDRAM准备WCK2CK同步操作所需的延迟。

在图71中的Tc1处，满足来自WCK2CK同步的tWCKENL_WR+tWCKPRE_STATIC+tWCKPRE_Togger_WR，且SDRAM控制器开始写入DQ burst。写入DQ burst被完成，并且在tWCKPST之后，SDRAM控制器可以停止WCK切换并将WCK驱动器置于Hi-Z状态，并且WCK缓冲器也可以被关闭以节省功率。

7.2.1.4 WCK2CK Sync operation followed by a READ command

图72显示了WCK2CK同步操作和读命令。CAS WCK2CK Sync命令后跟READ命令时，其WS_RD=1。在CAS(WS_RD=1)命令和读取命令之间不允许有命令，CAS(WS_RD=1)命令应该紧跟在读取命令之后。TWCKENL_RD是保证WCK2CK同步操作和最小化WCK触发功率的最佳延迟。

7.2.1.5 WCK2CK Sync operation with CAS(WS_FS=1)

当向LPDDR5 SDRAM发出WS_FS=1的CAS命令时，WCK2CK同步操作以最小延迟tWCKENL_FS执行。通过这种方式，LPDDR5 SDRAM控制器可以使LPDDR5 SDRAM尽早进入WCK2CK同步状态。与CAS(WS_RD/WR)不同，CAS(WS_FS=1)用作独立命令，不仅可以发布给一个级别，也可以同时发布给多个级别。TWCKPRE_TOGGER_FS可以通过CAS(WS_FS=1)和随后的读或写命令之间的命令时序间隔而变化，而tWCKPRE_TOGGER_WR和tWCKPRE_TOGGER_RD是以NCK为单位的确切固定数字。

CAS(WS_FS=1)命令下发后，不仅可以下发读写命令，还可以下发ACTIVE、REFRESH等其他命令。参考8.4，CAS命令时序约束。

7.2.1.6 Rank to rank WCK2CK Sync operation

有两种不同的方法来控制两级LPDDR5 SDRAM的WCK2CK同步状态。第一种方法是在完成rank0的DQ数据burst后，启动rank1的WCK2CK同步过程，如图75所示。在这种情况下，对于rank0的读操作的正确的RDQS post-amble后同步和对于rank1的正确的WCK2CK同步操作，应当分别保证rank0的tWCKPST和rank1的tWCKPRE。

第二种方法是同时启动两rank的WCK2CK同步过程，如图76所示。当两个rank都不处于WCK2CK同步状态并且两个rank之间的DQ burst关闭时，考虑到高效的DQ总线利用率，建议使用WS_FS=1的同时CAS命令。

如果使用此方法，建议启用WCK Always On模式：MR18 OP[4]=1B。如果没有，则根据WCK2CK SYNC OFF定时定义，WCK2CK同步到期。

无论WCK Always On模式设置MR18 OP[4]为什么值，都可以通过CAS(WS_OFF)命令停止WCK2CK同步。

如果一个rank的随后的DQ突发与另一个rank的前面的DQ突发相距较远，则应考虑由于WCK切换而产生的额外功率消耗。两rank同步后，如果不使用rank0，可以向rank0下发CAS(WS_OFF)命令，以节省电能。

WCK输入需要一直toggling或稳定，直到满足tWCKSTOP。

7.2.2 WCK2CK SYNC Off Timing Definition

需要WCK2CK同步的下一个命令可以一直发布到如表206-210所定义的最大时序。在此期间禁止发布重复的CAS(WS_WR/RD)命令。一旦超过最大时序，在发出需要WCK2CK同步的命令之前，需要CAS(WS_FS或WS_WR/RD)命令。连续的WCK输入应至少保持足够长的时间，以满足WCK域中的以下最小WCK切换周期。

WL/RL + BL/n_max + RD(tWCKPST/tCK) (BG mode)
WL/RL + BL/n_max + (tWCKPST – 0.5*tWCK) (8B/16B mode)

7.2.3 Write Clock Always on mode (WCK Always on mode)

LPDDR5 SDRAM支持WCK Always On模式作为MRS选项。通过设置MR18 OP[4]=1B使能WCK Always On模式。当启用WCK Always On模式时，LPDDR5 SDRAM中的WCK缓冲器通过WCK2CK同步打开，并保持打开状态，直到SDRAM接收到CAS(WS_OFF)、断电、自刷新断电或深度睡眠模式命令或重置。因此，无论DQ操作如何，SDRAM控制器都必须在WCK2CK同步后保持WCK全速切换。由于WCK2CK同步信息随着掉电进入而丢失，因此SDRAM控制器必须在掉电退出后执行WCK2CK同步序列，然后才能进行DQ操作。

图90显示WCK始终开启模式，WCK2CK同步后跟随写入命令。在该时序图中，SDRAM最初在T0处于存储体激活状态。因此，SDRAM中的WCK缓冲区处于关闭状态，丢失了WCK2CK同步信息。尽管MR18 OP[4]=1B，但WCK缓冲器直到接收到带有WCK2CK-SYNC位高电平(WS_WR、WS_RD或WS_FS)的CAS命令时才开启。在T0，WS_WR=1的CAS命令启动WCK2CK同步过程，并打开SDRAM中的WCK缓冲区。一旦启用，WCK缓冲器将保持开启状态，而不管后续命令如何，直到在TD2接收到掉电进入命令。在TD2，POWER-DOWN ENTRY命令关闭WCK缓冲区以降低SDRAM功耗。WCK Always On模式的时序图如图91所示，该模式从WCK2CK同步开始，然后是读取命令。

在WCK2CK同步状态下，SDRAM控制器可以通过发送CAS(WS_OFF)命令来关闭SDRAM中的WCK缓冲区，以节省内存系统功耗。此CAS(WS_OFF)命令如表211所示。SDRAM在收到CAS(WS_OFF)命令后异步关闭WCK缓冲区。WCK缓冲器关闭后，需要新的WCK2CK同步序列。仅当SDRAM中没有正在进行的写入、读取或其他DQ操作时，才允许使用CAS(WS_OFF)命令。图92和图93分别说明了写入和读取命令后基于CAS(WS_OFF)命令的WCK缓冲器关闭。从所需命令WCK2CK Sync到CAS(WS_OFF)的延迟时间在表351中定义。