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简介：这份资源面向计算机组成原理学习者与FPGA入门开发者，提供一套基于Verilog实现的单周期CPU完整工程，可直接在Vivado中打开、仿真与综合。单周期CPU在单个时钟周期内完成取指、译码、执行、写回全流程，是理解指令寄存器、指令解码器、ALU、通用寄存器、控制单元、内存接口与程序计数器协同工作的经典教学案例，适合课程设计、实验报告与处理器原理入门。压缩包共107个文件，约1.31MB，以Verilog源码（.v）为核心，配合Vivado工程文件（.xpr、.dcp）、仿真与综合日志（.log、.jou）、约束文件（.xdc类xml）、批处理脚本（.bat、.tcl）及波形配置（.wcfg）等，覆盖从代码编译、行为仿真到综合实现、JTAG下载的完整流程。目前已有3633人学习下载。借助该工程，读者可对照源码梳理数据通路与控制信号，利用日志与波形定位时序问题，并在此基础上扩展指令集、优化关键路径，快速掌握FPGA数字系统设计的基本方法。

1. 单周期CPU设计：从零在Vivado里跑通一条指令

很多人第一次在Vivado里做单周期CPU，卡住的地方不是写不出ALU，而是仿真波形全对、上板却跑飞。我见过一个典型场景：某开发者在仿真里把add、sub、lw、sw都跑通了，综合也过了，结果下载到FPGA上，LED显示的PC值永远停在0x00000000。查了两天，最后发现是复位信号在综合时被优化掉了——仿真器默认复位有效，硬件上电那一刻根本没触发。这就是单周期CPU设计最真实的门槛：它不难在概念，难在从RTL到比特流的每一步都有玄学。

这份资源就是围绕“单周期CPU设计+Vivado”展开的完整工程。它面向的是正在学计算机组成原理、准备做课程设计，或者想从零手写一个能跑指令的处理器核的开发者。技术栈很明确：Verilog HDL写RTL，Vivado做综合、实现和仿真，目标器件通常是Artix-7或Zynq系列。整个CPU覆盖取指、译码、执行、访存、写回五个阶段，在一个时钟周期内完成，指令集包含R型、I型、J型常见指令。如果你手里正好有这份源码包，接下来我会按“能跑→能看→能改”的顺序，把它拆开讲清楚。

2. 工程结构与数据通路：单周期CPU的骨架怎么搭

2.1 目录结构：Vivado工程里哪些文件真正重要

拿到一个Vivado工程，第一件事不是急着打开.xpr，而是先看目录。单周期CPU的工程通常长这样：

cpu_project/ ├── cpu_project.xpr # Vivado工程文件 ├── cpu_project.srcs/ │ ├── sources_1/ │ │ ├── new/ │ │ │ ├── cpu_top.v # 顶层模块 │ │ │ ├── pc.v # 程序计数器 │ │ │ ├── imem.v # 指令存储器 │ │ │ ├── decoder.v # 译码器 │ │ │ ├── regfile.v # 通用寄存器堆 │ │ │ ├── alu.v # 算术逻辑单元 │ │ │ ├── dmem.v # 数据存储器 │ │ │ └── control.v # 控制单元 │ │ └── constrs_1/ │ │ └── cpu_top.xdc # 引脚约束 │ ├── sim_1/ │ │ └── new/ │ │ └── tb_cpu.v # 仿真测试平台 │ └── utils_1/ ├── cpu_project.runs/ # 综合与实现输出 └── cpu_project.sim/ # 仿真输出

sources_1/new/下的.v文件是核心，sim_1/new/tb_cpu.v是仿真入口。constrs_1/cpu_top.xdc决定上板引脚，如果你只是跑仿真，这个文件可以先不管。runs/和sim/是Vivado自动生成的，不用手动改。

提示：有些工程会把指令存储器和数据存储器合并成一个memory.v，用地址范围区分。遇到这种结构，译码逻辑里会多一个地址判断，不影响整体数据通路。

2.2 顶层模块：把数据通路串起来

cpu_top.v是整个设计的入口，它负责实例化各个子模块，并用线网把它们的输入输出连起来。单周期CPU的顶层通常不包含复杂逻辑，只做例化和连线。

module cpu_top( input clk, input rst, output [31:0] pc_out, output [31:0] alu_result ); wire [31:0] pc, pc_next, instr; wire [31:0] rd1, rd2, imm; wire [31:0] alu_a, alu_b, alu_y; wire [3:0] alu_op; wire reg_write, mem_read, mem_write, mem_to_reg, alu_src; // 程序计数器 pc u_pc( .clk(clk), .rst(rst), .pc_next(pc_next), .pc(pc) ); // 指令存储器，组合读 imem u_imem( .addr(pc), .instr(instr) ); // 译码器，拆出rs1、rs2、rd、opcode、funct3、funct7 decoder u_decoder( .instr(instr), .rs1(rs1), .rs2(rs2), .rd(rd), .opcode(opcode), .funct3(funct3), .funct7(funct7), .imm(imm) ); // 寄存器堆 regfile u_regfile( .clk(clk), .we(reg_write), .rs1(rs1), .rs2(rs2), .rd(rd), .wd(wd), .rd1(rd1), .rd2(rd2) ); // 控制单元 control u_control( .opcode(opcode), .funct3(funct3), .funct7(funct7), .reg_write(reg_write), .mem_read(mem_read), .mem_write(mem_write), .mem_to_reg(mem_to_reg), .alu_src(alu_src), .alu_op(alu_op) ); // ALU alu u_alu( .a(alu_a), .b(alu_b), .op(alu_op), .y(alu_y) ); // 数据存储器 dmem u_dmem( .clk(clk), .we(mem_write), .re(mem_read), .addr(alu_y), .wd(rd2), .rd(mem_rd) ); // 写回多路选择 assign wd = mem_to_reg ? mem_rd : alu_y; assign alu_a = rd1; assign alu_b = alu_src ? imm : rd2; assign pc_next = pc + 4; assign pc_out = pc; assign alu_result = alu_y; endmodule

这段代码的逻辑很直白：PC输出当前地址，指令存储器组合读出指令，译码器拆出字段，寄存器堆读出操作数，控制单元产生写使能和ALU操作码，ALU算出结果，数据存储器按需读写，最后写回寄存器堆。pc_next = pc + 4是单周期CPU最简单的顺序执行模型，没有分支跳转时PC每次加4。

参数说明：clk是时钟，rst是复位，pc_out和alu_result是为了上板调试引出的观测信号。reg_write、mem_read、mem_write、mem_to_reg、alu_src都是控制信号，由control模块根据opcode、funct3、funct7产生。

2.3 控制单元：指令译码的核心逻辑

控制单元是单周期CPU里最像“黑匣子”的部分，输入是指令的opcode和funct字段，输出是一组控制信号。常见做法是用case语句覆盖所有支持的指令。

module control( input [6:0] opcode, input [2:0] funct3, input [6:0] funct7, output reg reg_write, output reg mem_read, output reg mem_write, output reg mem_to_reg, output reg alu_src, output reg [3:0] alu_op ); always @(*) begin // 默认值，防止综合出锁存器 reg_write = 0; mem_read = 0; mem_write = 0; mem_to_reg = 0; alu_src = 0; alu_op = 4'b0000; case(opcode) 7'b0110011: begin // R型指令 reg_write = 1; alu_src = 0; case({funct7, funct3}) 10'b0000000_000: alu_op = 4'b0000; // add 10'b0100000_000: alu_op = 4'b0001; // sub 10'b0000000_111: alu_op = 4'b0010; // and 10'b0000000_110: alu_op = 4'b0011; // or default: alu_op = 4'b0000; endcase end 7'b0010011: begin // I型算术指令 reg_write = 1; alu_src = 1; alu_op = 4'b0000; // addi end 7'b0000011: begin // lw reg_write = 1; mem_read = 1; mem_to_reg = 1; alu_src = 1; alu_op = 4'b0000; end 7'b0100011: begin // sw mem_write = 1; alu_src = 1; alu_op = 4'b0000; end default: ; endcase end endmodule

逻辑说明：always @(*)保证组合逻辑，所有输出在开头赋默认值，避免综合出锁存器。case(opcode)先按指令类型分流，R型指令再根据funct7和funct3细分ALU操作。alu_src决定ALU的B端口是来自寄存器还是立即数，mem_to_reg决定写回数据是来自ALU还是数据存储器。

参数说明：opcode是指令的[6:0]位，funct3是[14:12]位，funct7是[31:25]位。alu_op的编码可以自定义，只要和ALU模块里的case一致就行。常见做法是把add编码为0000，sub为0001，and为0010，or为0011。

注意：case语句里一定要写default，否则综合工具会推断出锁存器，上板后行为不可预测。这是血泪经验，仿真时看不出来，综合报告里会警告。

3. 仿真与上板：从波形到比特流的完整流程

3.1 测试平台：怎么写一个能跑通指令的tb

仿真测试平台tb_cpu.v的作用是给cpu_top提供时钟和复位，并观察输出。单周期CPU的tb通常不需要复杂的激励，因为指令存储器里预置了程序，CPU会自动执行。

`timescale 1ns / 1ps module tb_cpu; reg clk; reg rst; wire [31:0] pc_out; wire [31:0] alu_result; // 实例化被测模块 cpu_top u_cpu( .clk(clk), .rst(rst), .pc_out(pc_out), .alu_result(alu_result) ); // 时钟生成，周期10ns initial begin clk = 0; forever #5 clk = ~clk; end // 复位与运行 initial begin rst = 1; #20; rst = 0; #200; $stop; end // 波形观察 initial begin $monitor("Time=%0t PC=%h ALU=%h", $time, pc_out, alu_result); end endmodule

逻辑说明：timescale定义时间单位，clk每5ns翻转一次，周期10ns。复位保持20ns后释放，CPU开始执行。$monitor在控制台打印PC和ALU结果，方便快速判断。$stop让仿真在200ns后暂停，避免无限运行。

参数说明：#20和#200是仿真时间，单位由timescale决定。如果指令存储器里的程序更长，需要增大#200。$monitor的输出格式可以改成二进制或十进制，看PC值用十六进制更直观。

3.2 Vivado仿真步骤：从行为仿真到综合后仿真

打开Vivado工程后，仿真流程分三步：行为仿真、综合、实现。行为仿真最快，用来验证RTL逻辑；综合后仿真加入门延迟，用来检查时序；实现后仿真最接近真实硬件。

具体操作：在Vivado左侧Flow Navigator里点击Simulation→Run Simulation→Run Behavioral Simulation。波形窗口打开后，把pc_out和alu_result拖进去，点击Run All。如果PC值按预期递增，ALU结果正确，说明RTL逻辑没问题。

行为仿真通过后，点击RTL Analysis→Open Elaborated Design，检查综合后的原理图。然后点击Synthesis→Run Synthesis，等待综合完成。综合报告里重点看两个地方：一是Latch警告，如果有说明组合逻辑不完整；二是Timing估算，单周期CPU的 critical path 通常在ALU或存储器读路径上。

综合通过后，点击Implementation→Run Implementation，等待布局布线完成。最后点击Generate Bitstream，生成.bit文件。如果工程里有.xdc约束文件，需要先确认引脚分配和时钟约束是否正确。

提示：如果只是做课程设计或自学，行为仿真通过基本就够了。上板需要开发板支持，且.xdc文件必须和实际板卡引脚一致，否则比特流下载后没反应。

3.3 上板验证：LED和数码管怎么接

上板验证时，通常用LED显示PC的低几位，或者用数码管显示ALU结果。.xdc文件里需要把pc_out或alu_result的某些位映射到板卡引脚。

# 时钟引脚 set_property PACKAGE_PIN E3 [get_ports clk] set_property IOSTANDARD LVCMOS33 [get_ports clk] # 复位引脚 set_property PACKAGE_PIN D9 [get_ports rst] set_property IOSTANDARD LVCMOS33 [get_ports rst] # LED输出，显示PC低8位 set_property PACKAGE_PIN H5 [get_ports {pc_out[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {pc_out[0]}] # ... 其余位类似

逻辑说明：PACKAGE_PIN是FPGA芯片的物理引脚编号，不同板卡不一样。IOSTANDARD是电平标准，常见的是LVCMOS33。如果pc_out是32位，只映射低8位到LED即可，高位可以不约束。

参数说明：clk必须映射到板卡的晶振引脚，否则CPU没有时钟。rst可以映射到按键，按下时复位。LED的映射顺序要和pc_out的位顺序一致，否则显示值会错位。

注意：上板前一定要确认.xdc文件里的引脚编号和板卡原理图一致。我见过有人直接把别人的约束文件拿来用，结果时钟引脚接错，比特流下载后FPGA发热，差点烧板子。

4. 避坑与排查：单周期CPU设计里最容易翻车的5个地方

4.1 仿真通过但上板不跑：复位被优化

现象：行为仿真里PC正常递增，综合实现后下载到FPGA，PC始终为0。

原因：复位信号rst在综合时被优化掉，或者复位逻辑写成了异步复位但敏感列表里漏了rst。

解决：检查always @(posedge clk or posedge rst)是否完整，综合报告里搜索rst是否被优化。常见做法是在顶层加一个(* keep = "true" *)属性，防止复位信号被综合掉。

4.2 ALU结果不对：操作码编码不一致

现象：add指令算出来的结果是sub的结果。

原因：控制单元里alu_op的编码和ALU模块里的case不一致。比如控制单元把add编码为0000，ALU里却把0000当成sub。

解决：把控制单元和ALU模块的alu_op编码表放在一起对照，确保每个操作码一一对应。常见做法是用localparam定义编码，两个模块都引用同一组参数。

4.3 寄存器堆写不进去：写使能时序不对

现象：lw指令执行后，目标寄存器的值还是0。

原因：寄存器堆的写使能reg_write在时钟上升沿之后才有效，导致写操作发生在下一个周期。

解决：单周期CPU里所有操作在一个周期内完成，写使能必须是组合逻辑输出，不能打拍。检查control模块的输出是否直接连到regfile的we端口，中间不要加寄存器。

4.4 数据存储器读不出：地址对齐问题

现象：lw指令读出的数据是0，但dmem里确实有数据。

原因：lw指令的地址没有按字对齐，或者dmem的读使能re没有正确连接。

解决：检查alu_y的低2位是否为0，lw和sw的地址必须是4的倍数。常见做法是在dmem里用addr[31:2]作为字地址，忽略低2位。

4.5 综合报Latch警告：组合逻辑不完整

现象：综合报告里出现大量Latch警告，上板后行为异常。

原因：always @(*)块里没有给所有输出赋默认值，或者case语句缺少default分支。

解决：在always @(*)开头给所有输出赋默认值，case语句里加default分支。常见做法是把默认值写成0或4'b0000，确保任何输入组合下输出都有确定值。

5. 二次开发：怎么在这个单周期CPU上加指令、改数据通路

5.1 加一条新指令：以xor为例

假设要在现有指令集里加一条xor指令，R型，funct7=0000000，funct3=100。需要改三个地方：控制单元、ALU、译码器（如果立即数格式不同）。

控制单元里加一个case分支：

10'b0000000_100: alu_op = 4'b0100; // xor

ALU里加对应的操作：

4'b0100: y = a ^ b; // xor

译码器不需要改，因为xor是R型指令，立即数字段不参与运算。改完后重新跑行为仿真，在测试程序里加一条xor指令，观察alu_result是否等于两个操作数的异或。

5.2 改数据通路：把单周期改成两级流水

单周期CPU的critical path通常很长，因为取指、译码、执行、访存、写回都在一个周期内完成。如果想提高时钟频率，可以改成两级流水：取指+译码为一级，执行+访存+写回为一级。

改造步骤：在pc和imem之间加一个寄存器，保存当前指令；在regfile和alu之间加一个寄存器，保存操作数。这样时钟周期可以缩短，但需要处理数据冒险。常见做法是加一个forwarding模块，把ALU结果直接转发到下一级的输入。

// 两级流水寄存器 reg [31:0] instr_reg; reg [31:0] rd1_reg, rd2_reg; always @(posedge clk or posedge rst) begin if (rst) begin instr_reg <= 0; rd1_reg <= 0; rd2_reg <= 0; end else begin instr_reg <= instr; rd1_reg <= rd1; rd2_reg <= rd2; end end

逻辑说明：instr_reg保存取指阶段的指令，rd1_reg和rd2_reg保存译码阶段的操作数。执行阶段用这些寄存器的值，而不是直接连组合逻辑输出。

参数说明：instr_reg的位宽和指令位宽一致，rd1_reg和rd2_reg的位宽和寄存器堆输出一致。复位时全部清零，避免上电后出现未知状态。

5.3 验证方法：用回归测试保证改动不破坏原有功能

每次加指令或改数据通路后，都要跑一遍回归测试。常见做法是写一个测试程序，覆盖所有已支持的指令，仿真后检查PC和寄存器值是否符合预期。

// 测试程序示例 initial begin // 初始化指令存储器 imem[0] = 32'h00500093; // addi x1, x0, 5 imem[1] = 32'h00A00113; // addi x2, x0, 10 imem[2] = 32'h002081B3; // add x3, x1, x2 imem[3] = 32'h40310233; // sub x4, x2, x1 imem[4] = 32'h00000000; // nop end

逻辑说明：imem是指令存储器，按字地址写入指令。addi x1, x0, 5把5写入x1，addi x2, x0, 10把10写入x2，add x3, x1, x2把15写入x3，sub x4, x2, x1把5写入x4。仿真后检查x3和x4的值是否正确。

参数说明：指令的十六进制编码需要根据指令集手册计算。常见做法是用汇编器生成机器码，或者手动计算。imem的初始化可以用initial块，也可以用$readmemh从文件读取。

提示：回归测试的测试程序最好覆盖所有指令类型，包括R型、I型、访存指令。每加一条新指令，就在测试程序末尾加一条对应的测试用例。

5.4 一个实用技巧：用$display代替波形调试

波形调试虽然直观，但指令多了以后，在波形窗口里找信号很费时间。常见做法是在cpu_top里加$display，每个周期打印PC、指令、ALU结果和写回值。

always @(posedge clk) begin if (!rst) begin $display("PC=%h Instr=%h ALU=%h WD=%h", pc, instr, alu_y, wd); end end

逻辑说明：$display在时钟上升沿打印关键信号，输出到控制台。这样不用打开波形窗口，直接看控制台就能判断指令执行是否正确。

参数说明：%h表示十六进制，%b表示二进制，%d表示十进制。打印格式可以根据需要调整，比如把instr拆成opcode、rs1、rs2分别打印。

从那以后我每次改完CPU的RTL，都强制先跑一遍$display打印，确认每条指令的PC和写回值都对，再打开波形看细节。这个习惯帮我省了很多在波形窗口里翻信号的时间。希望帮到你。

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