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1. 为什么AI芯片最难的不是流片，而是软硬件咬合

做了多年AI芯片项目之后，我得先抛一个观点：芯片本身能不能跑起来，决定生死的是软件能不能把它喂饱。很多团队在立项时把重心放在算力、制程和面积上，结果到了实测阶段发现，理论算力一大半都是账面数字，根因基本都出在编译器和上层的调度策略上。

AI芯片的软硬件设计，本质上是在解决一个矛盾：硬件追求确定性、低开销、专用化，软件追求灵活性、抽象、易扩展。这两边的思维模式差异极大，硬件工程师习惯用周期、流水、存储体来思考，软件工程师脑子里装的是算子、张量形状和内存分配。如果不把两者通过一套严谨的中间表达和配套工具链彻底咬合起来，最后交付出来的东西很可能是“硬件很漂亮，工具链稀碎，模型跑不动”。

这篇文章适合两类人看。一类是正在做AI芯片或AI加速器项目的软硬件工程师，另一类是想理解“为什么芯片比模型更麻烦”的上层算法同学。我会把软硬件协同设计里最容易被忽视、但也最影响结果的部分拆开讲，包括硬件架构里算力与数据供给的比例关系、编译器落地的层次设计、从模型到指令的完整映射流程，以及我踩过的一些实际调试坑。

2. 硬件侧的设计支点：算力不是一切，数据和精度才是

2.1 算力阵列的真相：MAC数量的背后是互连与流水

很多初看AI芯片的人习惯拿TOPS（每秒万亿次操作）说事。但TOPS只是阵列乘法累加单元（MAC）数、工作频率和利用率的乘积，而这其中任何一个因子出问题，账面算力就无意义。MAC阵列设计最核心的点在于：阵列之间如何互连、数据如何在阵列内部流动。

以最常见的一种设计为例，一个16x16的MAC阵列，意味着单周期能完成256次乘加。纯算力很简单，但要让这256个MAC真正忙起来，你得保证每个周期都有有效的输入数据和权重同时到达。所以在芯片里通常会设计成脉动阵列（systolic array）或带局部寄存器堆的二维阵列。前者依赖数据沿着时钟逐拍流动，相邻计算单元只交换部分和；后者更灵活，但每个周期要搬入的数据量更大，控制逻辑也更复杂。

我最常和软硬件两边同事对齐的一个指标是“MAC利用率”，公式很简单：

MAC利用率 = 有效MAC周期数 / 阵列忙碌总周期数

在理想情况下这个值接近100%，但真实模型推理中，由于数据准备跟不上、流水间断、片上缓存不够等原因，利用率经常只有50%~70%。硬件设计得好不好，关键不是看阵列密度，而是看数据供给能不能跟上计算需求。一个典例是卷积计算中权重可以复用，输入特征图也能复用，但输出特征图的累加结果必须存在某个片上缓冲区里。如果缓冲区深度不够，阵列就要频繁停下来等数据回写，这直接吃掉利用率。

所以硬件侧的第一个设计准则是：在规划面积时，除了计算阵列本身，必须预留足够的片上累加缓存，并且预留的回传通路带宽要按最大并发度来算，而不是按照平均数据量来算。

2.2 存储层次：SRAM和DDR带宽的比例关系，先算好再动手

AI芯片设计中，存储层次直接决定功耗和性能的平衡。当前主流方案是分布式的片上SRAM加上多通道的DDR或LPDDR存储。很多人只知道“SRAM快、DDR慢”，但在硬件设计阶段，要做的是定量分析。

这里给一个通用计算公式。假设某层卷积输出分辨率是56x56，通道数256，数据格式是8位整型。那么单层输出特征图大小是：

56 × 56 × 256 × 1字节 = 802816字节，约784KB

这个输出可能只是中间张量，后续还要作为下一层输入。如果片上SRAM容量只有512KB，这一层就装不下，要么分块计算，要么部分结果直接落到DDR，要么下一层启动时间被推后。这就是为什么硬件团队在设计卷积核时，需要先跑一遍典型网络的层形状分析，搞清中间张量的体积分布，再反推SRAM容量。

另外一个必须提前规划的是带宽比。我们以780MHz的DDR4为例，实际有效带宽大概在25GB/s左右。如果片上计算阵列满载时需要每周期读取32个8位数据（假设1GHz），那就是32GB/s。这样看单片SRAM的读取带宽与外部DDR带宽已经在同一个数量级。真实场景中，权重较大时首次加载必须从DDR搬运，一旦权重驻留在片上SRAM并复用多轮，计算效率才会凸显。

所以硬件设计阶段要做“数据复用比”分析：同一份权重在片上被多少个MAC复用。复用比越高，对DDR带宽的需求就越低。如果某个层权重很大（例如全连接层），权重复用比就低，此时再高的计算算力也会被取指带宽卡死。

2.3 混合精度与量化策略：硬件浪费最容易被忽视的地方

硬件一旦流片，精度支持范围就固定了。行业内比较常见的做法是支持INT8、BF16或者FP16的混合精度。设计时最容易被忽略的一点是：硬件量化方式必须和软件训练量化方式匹配，否则两者在边缘情形下会出现不可控的误差。

我见过一个项目，软件侧做PTQ（训练后量化）时使用的是非对称量化，即零点偏移不为0。但硬件侧为了简化电路，只实现了对称量化。结果模型在几个特定层上误差激增，最后不得不把某些层“掉回高精度”，整体性能远低于预期。这个问题放在设计阶段完全可以避免：硬件设计必须留出“按通道的量化和反量化参数”，包括缩放因子和零点偏移，哪怕当前版本不用非对称量化，也要在寄存器和指令格式上预留字段。

这类“留好兼容”的设计看起来增加面积，但实际是软件侧的救命稻草。做软硬件协同设计的人，一定要在架构评审阶段，把量化细节作为硬性需求逐条对照。

3. 软件侧的真正主场：工具链、编译器和运行时

3.1 编译器的IR层次：别让硬件细节污染计算图

编译器是软硬件协同设计的核心战场。AI模型从框架中导出的计算图，通常是一批粗粒度的算子节点。这些算子必须经过多层IR（中间表示）转换，最终落到芯片可执行的指令。

我在实际项目中习惯把IR拆成三层：

• 第一层是“框架无关的计算图IR”，负责做算子融合、死节点消除、常量折叠；
• 第二层是“带硬件视图的调度IR”，负责给算子打上数据布局、内存依赖、并行度等标注；
• 第三层是“指令级IR”，直接映射到硬件微指令或融合算子，期间完成寄存器分配和流水规划。

这样做最大的好处是职责分离。计算图IR做优化时，不用关心目标是NPU还是GPU；调度IR做布局与切分时，才需要了解片上缓存大小和DMA通道数量；指令级IR做生成时，只需要根据接口协议确保每个字段合法。

如果第一层IR就绑定了硬件细节，那么模型升级、框架切换、硬件换代时，软件侧往往要做大量不必要返工。我自己接过的团队中，凡是出现“工具链改不动、新算子加不上”的问题，根因几乎都在IR层次设计上太扁平。

3.2 算子融合与内存规划：生成高效内核的关键路径

AI芯片的性能优势，很大程度来自算子融合。卷积后接ReLU再接Pooling，这种三段模式如果分三次执行，至少产生两次中间结果写回和读取。融合之后，中间结果可以只存在于片上缓存中，节省的内存带宽非常可观。

举个例子，假设中间张量大小是28x28x512，即400KB左右。如果分三次执行，中间结果写回DDR再读回，一次推理多消耗大约800KB的DDR读写。在批量推理场景下，这个代价会被放大成千上万倍。

融合策略做得好的编译器，通常会把计算图切分成若干“融合组”，每组内部算子共享一个数据循环块。切分逻辑的核心是判断“数据依赖边界”和“片上缓存容量”。如果融合组太大，缓存爆了就得线程内再切块；如果太小，带宽优化效果不好。这里没有银弹，必须针对芯片的缓存大小和DMA粒度逐层尝试，并用benchmark结果反哺切分参数。

内存规划方面，最实用的一条经验是：给每个张量定义生命周期区间，然后做类似寄存器分配的内存复用。AI推理中，很多中间张量的生命周期是错开的，比如前一层输出和后一层输出不会同时活到最后，理论上它们可以共享同一块SRAM。但我在多个项目里都发现，团队一开始总是习惯给每层分配独立内存，导致SRAM浪费严重。后来统一改成“生命周期重叠分析+复用分配算法”，片上缓存利用率恢复了不少，典型网络的内存峰值下降了30%左右。

3.3 算子库的“最后一公里”：永远不能完全依赖编译器

哪怕编译器再强，AI芯片上跑得最顺的内核，往往还是手写或者半自动生成的算子库。原因很现实：编译器做通用逻辑时，很难完全感知硬件的微架构特性，比如Bank冲突、流水线气泡、双缓冲深度。

所以软件侧的工作配置里，必须有一支“算子库小组”。他们的工作包括：

• 为高频算子（卷积、矩阵乘、归一化、Pooling、Softmax）准备高质量手写内核；
• 为算子融合场景提供可参数化模板，例如支持不同通道数、卷积核尺寸的卷积融合模板；
• 与编译器的指令发射器对齐，确保编译器能够调用这些库算子，而不是生成低效的通用循环代码。

我在项目中也发现，算子库的开发顺序直接关系交付效率。正确顺序是：先做高频小算子（如逐元素激活），再做中频融合算子（如卷积+激活），最后做低频但重要的复杂算子（如TopK、NMS，如果目标场景需要的话）。很多团队一开始扑在复杂算子优化上，结果基础CNN模型性能平平，得不偿失。

4. 从模型到芯片指令的完整映射流程

4.1 一次推理任务都经历了什么

我在这里把从模型文件到芯片运行的全过程写成一条流水线，方便刚接触这块的人理解。

第一步，模型导入。无论模型来自哪个框架，都要先转换为一种框架无关的IR中间格式。这个环节会丢失掉框架里的高级语法糖，比如自动广播、动态控制流等需要尽量抹平。

第二步，静态shape推导。AI芯片最怕动态形状。哪怕是动态batch设计，也要在编译期确定最大形状，并预留动态维度空间。静态形状能够大幅度简化内存规划和指令生成。

第三步，图级优化。包括算子融合、算子替换（比如将注意力中的多个矩阵乘合并为一个大矩阵乘）、常量折叠、死代码消除。这步结果直接影响最终性能。

第四步，布局分配。有了融合后的图，接下来要给每个算子指定数据布局，比如NHWC还是NCHW，或者某些芯片更擅长的自定制布局。布局分配的错误代价极高，因为它可能引起大量数据重排操作。

第五步，调度与内存分配。根据硬件特征，将算子映射到不同的计算单元，决定执行先后顺序、DMA预取时间点、SRAM分块策略。

第六步，指令生成。生成具体微指令序列，并输出二进制镜像，由运行时装载执行。

这套流程中，最容易出bug的环节是第三和第四步之间的接口。因为图级优化本质上是纯软件视角，而布局分配开始引入硬件视角，两者的数据结构一旦不统一，后续调度就错乱。

4.2 实际案例：一次卷积+激活+池化融合的调度过程

挑一个我实际调过的场景来说。假设输入数据是1x224x224x3的RGB图像，经过32通道3x3卷积，后接ReLU，再经过2x2最大池化。硬件配置是16x16 MAC阵列，片上SRAM 512KB，DMA支持独立搬运。

编译器会执行这样的决策：

第一步，分析依赖关系。卷积输出32x224x224（约1.6MB），显然超出SRAM。必须分块计算。这里采用按空间位置切块。

第二步，设定切块大小。以32x32的输入块为单位，计算得到卷积输出32x32x32（约32KB），加上输入块、权重和池化后的中间量，均在SRAM可容纳范围。

第三步，数据预取。DMA在计算上一块时，预取下一块的输入与权重，通过双缓冲隐藏搬运延迟。

第四步，融合激活与池化。在进行卷积部分和累加的同时，直接对输出做ReLU；当完成一个2x2局部区域后，立即做最大值池化。这样最终落DDR的数据量只有池化后的结果，即16x16x32（约8KB），极大地节省了外部带宽。

这个案例看起来简单，但真正实现时，切块边界的对齐问题会让DMA和计算单元之间出现大量等待。硬件侧如果设计了“非对齐搬运支持”，软件侧就能减少pad和拷贝；如果没有，软件侧只能插入填充数据搬运指令，白白牺牲性能。

所以软硬件协同设计的精髓，就是在硬件立项之初就想好：哪些边界情况由硬件容忍，哪些由软件负责。我认为，一个设计良好的芯片至少要容忍“输入宽度、通道数、卷积核尺寸的非对齐”，这可以减轻编译器一半以上的体力活。

5. 性能分析和调试：项目周期里耗时最长的部分

5.1 建立性能数据回放机制：看不到就不能优化

AI芯片调试中最痛苦的一类问题是：明明某个算子算得很快，但整个模型跑起来就很慢。这时候性能分析工具就显得非常重要。

我强烈建议硬件设计文档里，必须在流片前定义好“性能事件统计”硬件能力。至少需要观测以下几类事件：

• 每个计算单元的忙碌周期数和空闲周期数；
• DMA搬运起始与结束时刻、带宽利用率；
• 片上SRAM命中率、外部DDR读写总量；
• 指令发射队列的占用和停顿周期。

有了这些计数能力，软件侧的profiler才能绘制出完整的流水时间线。我常常跟同事说，AI芯片的性能调优工作里，“看不到”比“跑不快”更可怕。一旦能看到完整时间线，瓶颈定位通常就快得多。

调试流程上，我习惯按三步走。第一步跑一个固定模型，导出时间线；第二步按“内存瓶颈→计算瓶颈→控制瓶颈”顺序排查；第三步针对瓶颈修改调度策略或算子内核，重跑验证。

5.2 常见性能瓶颈特征速查

下面是我在实际项目中归纳的一些典型瓶颈信号，不代表所有芯片都如此，但非常具有参考性。

这里给大家一个非常实用的经验：双缓冲预取距离往往决定DMA与计算单元的重叠程度。预取太早，会把宝贵的SRAM空间浪费掉；预取太晚，计算单元傻等数据。常规做法是设定预取启动位置为“当前块计算完成周期的1/3提前量”，再根据实测波形微调。

调试还有个容易被忽略的点：存储体冲突。多通道DMA同时访问同一个SRAM Bank，会产生带宽折半。硬件侧如果支持Bank地址哈希映射，软件侧的设计就是按固定步长分散地址，避开连续突发。软件工程师拿到芯片的存储映射表后，最好先做一轮地址交错设计，而不是把所有张量紧挨着放。

6. 一些想说给后来者的经验与反思

软硬件协同设计往往卡在团队协作的边界。硬件方认为软件没优化到位就抱怨芯片慢，软件方认为硬件设计没留够余地。这个问题不能只靠“沟通”解决，必须靠统一的性能基准和回归机制来解决。

我负责过的项目里，效果最好的一种做法是：在项目启动时就固定一个性能回归集，比如五六个代表性模型，要求每次硬件代码更新、编译器更新都必须跑全量回归，输出时间线报告并对比差异。任何一次性能回退都能准确定位到具体改动，避免了“互相指责但找不到根因”的困境。

还有一点建议是，AI芯片设计过程中不要所有的功能都堆在硬件上。很多场景下，与其增加一块额外的硬件单元，不如在编译器里多投入人力。硬件多一分功能，验证周期就多一分成本，流片后发现Bug的修复代价极高。相比之下，软件更新的周期是按周记的。所以我的原则是：能软件解决就先软件，硬件功能做到“必要而不冗余”。

从行业整体来看，我觉得AI芯片的竞争焦点正在从“怼算力参数”转向“软硬件一体化交付能力”。PPT上的峰值算力只能吸引眼球，真正能赢得市场口碑的，是用户拿着模型，能够在几天内完成适配并跑出接近峰值的真实性能。这背后靠的是完整、稳定、高效的软硬件融合设计。希望这篇文章里那些来自项目一线的取舍经验，能帮正在做类似事情的人少走几条弯路。