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简介：《JasperGold CDC Checks Reference》是 Cadence 公司于 2020 年 3 月发布的官方参考手册，专门面向芯片设计与验证工程师，系统讲解跨时钟域（CDC）规则检查与形式验证方法。资源为单个 PDF 文档，压缩包仅 2.65MB，便于携带，适合作为 IC 验证工具书随时查阅。文档完整覆盖时钟域交叉检测、同步器与锁存器检查、时钟树平衡验证、数据路径延迟分析、状态机 CDC 检查以及多电源域信号转换等核心规则，能帮助读者理解亚稳态的成因与消除手段，掌握形式验证的数学推理思路。相比传统仿真，JasperGold 的自动化检查可快速定位设计中潜在的时序缺陷，提升验证收敛速度和可靠性。目前已有 244 人学习使用，对于从事数字 IC 前端或验证工作、希望深入 CDC 领域的工程师，这份资料可提供扎实的规则依据与实践参考。

1. 形式验证工具的资源定位：仿真抓不到的跨时钟域缺陷，它这样兜底

芯片设计里最难抓的 bug 往往不在功能逻辑里，而在时钟域的边界上。仿真靠激励“碰运气”，跨时钟域的数据组合千变万化，跑几百小时可能都触发不了真正致命的采集窗口，等流片回来却成了亚稳态和功能错乱的现场。形式验证走的是另一条路：不采样，而是把整体状态空间做成穷举证明。作为 IC verification 流程里相当成熟的工具，JasperGold 的价值就是能把 CDC 这种“仿真盲区”变成可验证的形式化问题。这份 JasperGold CDC 参考手册，正是引导你把同步器、握手协议、异步 FIFO 这些跨时钟结构查干净的操作路径，适合两类人：被跨时钟域 bug 折磨过的数字前端验证工程师，以及设计里有一堆异步接口、想在下 tapeout 前把风险排查干净的人。

2. CDC 验证的第一性问题：亚稳态、收敛性与同步器选型

2.1 亚稳态窗口、两级同步器和收敛性：三个绕不开的概念

跨时钟域的本质是：两个时钟沿之间的相对相位不确定，接收端触发器的数据窗口可能正好落在发送端数据的翻转点上。一旦建立时间和保持时间被破坏，触发器输出进入亚稳态——既不是稳定的 0 也不是稳定的 1，甚至可能震荡一段时间才被后续逻辑“锁”成一个随机值。这个随机值本身还不是最可怕的，最怕的是它在同步器链里逐级传播，最后变成两个不同模块看到的不一致状态。

工程上最常见的缓解结构是“打两拍”，也就是把异步输入接到两级同步触发器上。但“打两拍”并不是万能药，两级同步器只是把亚稳态发生的概率压低到一个工程可接受的水平，具体压到什么程度，取决于触发器分辨率时间常数、时钟频率和库单元的传输延迟。很多验证工程师把同步器当黑匣子，以为例化一个标准单元就万事大吉，实际不是这样：

module sync_2ff #(parameter WIDTH = 1) ( input wire clk, input wire rst_n, input wire [WIDTH-1:0] async_in, output wire [WIDTH-1:0] sync_out ); reg [WIDTH-1:0] sync_ff1, sync_ff2; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin sync_ff1 <= {WIDTH{1'b0}}; sync_ff2 <= {WIDTH{1'b0}}; end else begin sync_ff1 <= async_in; sync_ff2 <= sync_ff1; end end assign sync_out = sync_ff2; endmodule

这个 RTL 是教科书式的两层同步器：第一级接收异步输入，第二级把第一级的输出再稳定一拍。关键点是，工具能不能把这段行为级代码识别成真正的同步器，取决于后续的库匹配和结构规则配置。如果工具不认，它就会把sync_ff1到sync_ff2的路径当成普通跨时钟路径去报，后续的收敛性证明也无从建立。

除了亚稳态，CDC 验证里另一个高频概念叫“收敛性”。当一个多位数据总线和一个使能信号分别经过不同路径到达接收时钟域时，由于每条路径的组合逻辑深度不同、走线延迟不同，在接收窗口内很可能一部分比特已经翻成新值，另一部分还停留旧值，最终采到一个从未真实存在过的组合。这种错误靠仿真很难复现，因为要恰好踩中那个窗口需要海量随机拍。形式验证里的收敛性检查，就是专门把这类“数据与使能分离传输”的结构拿出来做数学层面的核对——它证明的是“在任何可达状态下，接收端都不会采到混合错误”。

2.2 常见 CDC 结构选型：从单比特脉冲到异步 FIFO

CDC 结构的选择，直接影响验证难度和风险等级。我一般把跨时钟设计分成四类，验证策略完全不同：

第一种最常见，也最好验证。慢时钟域打一个脉冲到快时钟域，快域用两级同步器把脉冲采进来，再做边沿检测还原成单周期脉冲。这里的验证核心是脉冲宽度：如果慢域脉冲太短，快域可能一拍都没采到，脉冲就丢了。工具会通过静态分析和形式化约束去证明“任何合法输入下，脉冲宽度都满足采样条件”。

第二种握手结构用于快域向慢域传单比特控制信号。请求端拉高 req，接收端看见后拉高 ack，发送端收到 ack 才把 req 拉低，接收端看到 req 拉低再拉低 ack。这套协议能工作，但吞吐量低，而且状态机稍微写错一个分支就会死锁。形式验证的价值在于把整个握手状态空间穷举一遍，证明不存在 req 永远等不到 ack 的可达状态。

第三种多位数据用异步 FIFO 是最稳的做法。写地址用格雷码转换后同步到读时钟域，读地址同样同步到写时钟域，数据本身走 RAM 阵列。格雷码保证相邻地址只有一比特翻转，即使同步采样到中间态，也只是“地址偏一格”，不会产生大的数据错乱。验证重点是格雷码转换逻辑和空满标志生成——这个区域一旦出错，直接影响 FIFO 功能。

第四种是风险最高的：数据总线直接跨域，配一个独立使能信号。很多人觉得“使能来了以后过几个周期再采数据就行”，但组合逻辑延迟差异会把这些 bat 直接拆散。这类结构不能只靠仿真，必须用收敛性证明去约束“数据与使能同源、同窗口到达”。

2.3 为什么形式验证更适合 CDC 场景：仿真覆盖率的天然盲区

仿真对 CDC 的乏力是结构性的。验证环境里激励是序列化的，每一拍都在一个固定时钟相位关系下执行。即使做大量随机相位偏移，也只能采样到极其有限的相对相位组合。而 CDC 缺陷往往依赖“这个时钟沿刚好落在数据翻转窗口内”这种精确条件，仿真几千轮很可能全部擦肩而过。

形式验证的做法是：把设计建模成状态转换系统，用数学引擎遍历所有可达状态，对每个状态检查目标属性是否成立。工具里常见的是两种引擎——二叉决策图和布尔可满足性求解器。BDD 擅长处理控制逻辑密集、状态空间相对规整的设计；SAT 系引擎则通过迭代求解和冲突分析，在数据通路比较宽的设计里更有优势。成熟工具通常会把两者组合起来，先做抽象再做针对性展开。

在 CDC 验证上，形式化方法的意义不是替代仿真，而是把“风险未知”变成“已证明”或“未证明”。同样一个同步器结构，仿真报告说“没发现问题”，形式化的结论可能是“未发现反例”或“该结构违背收敛性规则”。这种差别在流片前非常关键——我不知道哪个 bug 会在量产现场被触发，但我能确认“这个异步接口在数学上不存在错误的采样组合”。

3. JasperGold CDC 的落地流程：读设计、写约束、看报告的完整动作

3.1 一套典型 CDC run 的输入文件与职责划分

拿到一份 JasperGold CDC 参考手册，最容易犯的错误是直接找命令开始跑。实际上，一个能产出可信结果的 CDC 工程，输入文件就要先备齐：

design/ top.v # 顶层 RTL async_if.v # 异步接口子模块 sync_fifo.v # 异步 FIFO data_sync_bus.v # 多位数据同步逻辑 lib/ dff.v # 标准触发器库 sync_cell.v # 同步器库单元 fifo_ram.v # FIFO 存储阵列行为模型 constraints/ cdc_top.sdc # 时钟与异步端口约束 async_port.list # 真正异步输入的端口清单 scripts/ setup.tcl # 读设计、elaborate、跑命令

为什么库文件这么重要？因为工具对同步器的识别依赖库单元的名字和结构特征。如果库里根本没有同步器描述，工具就只能靠行为级 RTL 的常见写法去猜，猜不准就会把同步器输出误报成普通跨域路径。

约束文件和异步端口清单是另一组关键输入。sdc里定义时钟周期和异步时钟分组，async_port.list标明哪些端口是本来就不需要同步的纯异步输入——比如按键、外部中断、慢速配置接口。逻辑上不属于同步器链路的端口如果不标记，工具会一视同仁地检查，导致报告里塞满无效告警。

3.2 读入设计与库：elaborate 是后面所有分析的地基

工具交互基本走 TCL 脚本。第一步是读库、读 RTL、例化顶层，这组操作做完才能往下跑。常见写法是这样：

# 读入库文件，必须放在读设计之前 read_lib -file lib/dff.v read_lib -file lib/sync_cell.v read_lib -file lib/fifo_ram.v # 读 RTL 文件列表 read_design -top cdc_top -f scripts/filelist.f # 展开设计 elaborate cdc_top # 做一次结构摘要，确认顶层和层次关系正确 report_design -summary

-top指定顶层模块名，filelist.f是 RTL 文件列表的统一入口，可以省去在脚本里一个个写文件名的麻烦。read_lib这一步很多新手会省，结果同步器识别率直接崩掉——工具不认识库单元的同步器特性，把标准同步链当普通寄存器链处理。

elaborate的作用是把 RTL 展开成工具内部的中间表示，展开之后工具才能真正分析跨域路径。展开失败时最常见的提示是顶层端口不匹配或者某个子模块例化不存在，这时先检查filelist.f里是否漏文件。跑完report_design -summary后，确认顶层层次树里有几个时钟域、多少子模块，再往下走。

3.3 时钟、复位和异步端口约束：决定报告质量的三块基石

读完后最重要的约束工作是三件事：定义时钟、定义异步时钟关系、定义复位和异步端口。下面是一份精简但完整的约束脚本：

# 定义两个时钟 create_clock -period 10.0 [get_ports clk_a] create_clock -period 8.0 [get_ports clk_b] # 标记两个时钟为异步关系 set_clock_group -asynchronous -group {clk_a} -group {clk_b} # 复位定义 set_reset_signal -name rst_n -async -active_low # 真正异步的输入端口（不需要同步） set_async_port -list [list req_config_0 req_config_1 ext_int_n] # 让工具对某个模块单独做 CDC 分析 set_cdc_focus -module async_if

create_clock的周期要跟真实前端约束一致，不能随便填，因为工具的很多采样窗口计算依赖时钟周期。set_clock_group -asynchronous是 CDC 检查的核心开关，它告诉工具“这两个时钟域之间的路径不需要做静态时序收敛，但必须做跨时钟安全性分析”，而不是“完全不用检查”。

复位约束错了，整个报告的可靠性都会崩。异步复位信号本身也是一个跨时钟源，如果工具不知道复位属于哪个时钟域，它会把复位释放路径也当成异步数据检查对象，产生一堆假 violation。用set_reset_signal明确声明异步复位和有效电平，工具才能把复位路径单独归类。

set_async_port是过滤噪声的关键。每个真正异步的输入端口都要列进去，漏一个就多一批无效告警；但也不能乱标，把需要同步的数据端口标成 async 等于直接关掉了对它的检查，属于给自己埋雷。

3.4 看报告的正确姿势：先看 severity，再看路径，最后定性

约束写完，跑分析：

# 跑 CDC 结构分析与形式化检查 run_cdc_analysis -focus cdc_top # 输出报告，按 severity 分类 report_cdc -severity all -output reports/cdc_report.rpt

报告里会按严重等级给每条路径分类。不同工具叫法略有差异，但常见的分级和处置含义如下：

我最想提醒的是：不要只看 severity 数量。几十条 caution 里可能只有一条是真问题，一条 assess 背后可能是约束写错而不是设计有问题。正确顺序是先找到 violation，再逐个 assess，最后才是批量看 caution。定位信息里一般包含源寄存器、目标寄存器、所在层次路径，对照 RTL 里对应的跨域接口，确认有没有同步器、有没有使能分离、有没有额外组合逻辑插在同步器输入侧。这套动作做完，这份报告才能变成流片评审里拿得出手的证据。

4. 约束与调试的细节：如何让形式验证结果真正可信

4.1 约束过紧过松都是坑：false path 不是这么用的

约束在 CDC 验证里是个双刃剑。写松了，报告里全是无效告警；写紧了，真实缺陷被直接过滤掉。最常见的错误是把整条同步器链路设成 false path。曾经有个开发者为了消掉同步器相关的时序违例，在 sdc 里写了这样一段：

# 反面教材：这样做等于把同步器链路的结构检查也一起关掉了 set_false_path -from [get_pins u_sync/sync_ff1/D] -to [get_pins u_sync/sync_ff2/Q]

这条约束的本意是告诉静态时序分析工具“不需要检查同步器第一级到第二级的时序”，因为第一级注定会亚稳态。问题在于，它同时把 CDC 工具的结构检查也屏蔽了。工具无法确认第二级接收到的信号是否真的来自同步器，后续的收敛性证明直接失效。

正确做法是，同步器内部路径不让set_false_path去关，而是通过库单元定义和同步器识别让工具主动跳过。set_false_path在 CDC 工程里的适用范围应该是——确认不需要同步的、真正异步的控制输入到内部逻辑路径。这要求对每条 false path 都清楚知道自己在屏蔽什么。

约束过松的典型是：时钟分组做成了非全局的。比如只给某几个模块设了set_clock_group，其他模块的跨域路径没有覆盖到。工具会默认这些路径是需要同步的，逐个报 violation。解决方法是把时钟分组约束放在顶层统一声明，而不是散落在各子模块的约束里。

4.2 同步器识别率决定报告可信度：主动核对识别结果

工具的同步器识别并不是全自动的。对标准单元库来说，如果库里有专门的同步器单元，工具可以靠库特征识别；但很多设计是用行为级 RTL 直接写两级寄存器链，这时工具就要靠名字和结构去猜。猜不中的后果很直接：同步器被当普通逻辑，它的输出路径被当成跨时钟域未同步路径，报一堆 violation。

所以要主动核对识别结果。跑命令：

# 列出所有识别到的同步器及其深度 report_synchronizer -depth 2 # 如果某些同步器没有被识别，手动指定 set_synchronizer -name sync_cdc_inst -depth 2

-depth 2指定同步器级数为两级。手动指定不是随便加的——工具会把这个单元的输出当作“已经过同步器处理”，后续跨域路径的安全性证明会基于这个假设。如果你标错了，把普通数据路径标成同步器，等于让工具相信一个不存在的安全结构，后果比不标更严重。

有一种结构特别容易漏识别：带使能或置位的同步器。RTL 里写成“第一级触发器带时钟使能，第二级不带”，或者“两级都带异步复位”。这种结构和教科书式的两级纯 D 触发器链有差异，工具的默认匹配规则经常认不出来。遇到这种情况，要么改 RTL 让同步器结构更干净，要么手动配置。

跑完report_synchronizer后，我一般会把报告拉出来跟代码做一遍交叉核对。核对重点是：同步器输出还在数据路径上，没有组合逻辑直接把同步器输出和原始异步信号拼在一起用；以及同步器后面的逻辑没有把第一级输出直接引出模块。

4.3 看反例波形的调试方法：把 violation 从抽象变成具体

形式验证给了 violation，也只给了结论——这里不安全。要定位为什么不安全，还得靠反例波形。JasperGold 这类工具在证明失败时会生成一个反例，描述一条从初始状态到违例状态的具体路径。把这个反例导出成波形，就能看到每个信号的精确翻转时刻：

# 在 prove 失败后导出反例波形 waveform -vcd dump.vcd -module cdc_top -window 20 # 只看某个信号在窗口内的行为 report_waveform -signal {data_bus[3:0] data_valid} -window cdc_window

参数里-window 20表示导出违例时刻前后各 20 拍的波形窗口，-signal指定只看高低电平意义明确的信号子集。

拿到波形后的分析顺序是固定的：先看发射时钟域的数据在哪个沿翻转，再看接收时钟域的采样沿落在哪里，最后看数据总线上各比特是不是在同一个窗口内一致翻转。

碰到过一个实际案例：某多比特收敛性检查报 violation，打开波形发现总线的几个 bit 在采样窗口内翻转时间相差了两个周期，看起来是致命问题。但翻代码发现驱动总线的 FSM 状态是 one-hot 编码，各比特不可能同时翻转。这不是设计缺陷，而是约束没有声明同源条件导致工具按最坏情况分析。遇到这类情况，我会把数据总线的同源约束补上，再继续证明。

4.4 约束审查是调试的前提：先审约束，再看波形，最后改代码

调试顺序一旦反了，效率会差很多。如果报告里 assess 占大头，第一反应应该是对着约束清单逐个过，而不是去翻 RTL。很多“证明超时”的根因不是设计复杂，而是约束里没有把无关输入空间收敛掉，工具在遍历一堆与目标无关的状态。

我个人的做法是做一个约束自查清单：时钟分组是否覆盖全部跨域时钟对；异步复位是否已声明；所有真正异步的端口是否都进了set_async_port；有没有把数据总线误标成 async；同步器识别是否通过了交叉核对。这套清单每次跑正式报告前都强制走一遍，能省掉一半以上的无效调试时间。

5. JasperGold CDC 避坑清单：四个高频翻车现场与排查方法

5.1 高频踩坑记录：现象、原因、解决

坑 1：同步器识别遗漏，报告被数百条 assess 淹没

现象：跑完 CDC 分析，报告里 assess 和 violation 多得离谱，而且集中在几个时钟域边界，几乎看不到真实缺陷。

原因：RTL 里同步器是用行为级代码写的，或者库单元命名不符合工具的同步器匹配规则，工具把这些同步器链路当成普通逻辑，逐个按“未同步路径”报出来。

解决：先跑report_synchronizer -depth 2，把识别到的同步器列表拉出来，对照设计里的所有跨域接口逐一核对。漏识别的手动用set_synchronizer指定，或者改 RTL 让结构更规范——比如把两级同步器例化成库里的标准同步器单元，而不是散落的 D 触发器。这个动作做完，报告里的告警数量通常能大幅下降，剩下的才是值得看的。

坑 2：多比特收敛性检查全挂，但设计实际安全

现象：数据总线相关的 convergence violation 一批一批出现，每个 fail 看起来都是“数据位到达窗口不一致”。但代码评审确认总线信号是同一个寄存器阵列产生的，仿真也从来没出过错。

原因：工具按最坏情况假设每个 bit 独立翻转，没有意识到它们源于同一个寄存器阵列且路径延迟一致性有保障。这不是设计问题，是约束里缺少同源声明，导致工具把芯片上不可能出现的状态空间也纳入了证明。

解决：对数据总线加同源约束，让工具认可“这些 bit 共享同一个发射触发器阵列，不作为独立翻转源处理”。在 RTL 里，也要确保总线的各个 bit 没有穿过不同的组合逻辑再进入同步器——如果设计里已经用 mux 把总线分叉重组了，那这个 violation 就不是误报，而是真实缺陷。

坑 3：复位释放路径导致大量假违例

现象：报告里有一类 violation 反复出现，路径上明明没有数据跨域，却总指向某个寄存器的复位端。仔细看，Violation 描述的是复位释放沿到采样沿的跨域冲突。

原因：异步复位信号的释放时刻跟系统时钟沿没有对齐，工具把它当成了一个异步数据源。设计里缺少复位释放同步器，或者set_reset_signal配置没有正确声明复位归属的时钟域。

解决：先查复位树，确认每个异步复位的释放是否有专门的复位同步器。如果没有，这个问题不仅是报告的误报，而是真实的可可靠性隐患——异步复位释放沿如果落在目的时钟采样窗口附近，会引起寄存器亚稳态。设计上把复位释放同步器补齐，约束里把set_reset_signal的 -async 和归属时钟域写清楚，报告自然就干净了。

坑 4：证明长时间不收敛，run 了几个小时没有结论

现象：某个模块的收敛性证明一直跑不完，工具消耗大量内存，报告停在“in progress”。

原因：可达状态空间太大。常见诱因是约束太松——没有对不相关的输入端口做限定，工具把大量无关状态也纳入遍历；或者证明目标本身跨度过大，一次性要证明整个顶层所有跨域属性，而不是按模块切开逐个证明。

解决：把证明目标切到子模块级别，对不关心的数据输入加set_case_analysis或 assume 约束缩小状态空间。跑通单模块证明后，再通过层次化组装方式把结论合到顶层。不要用一次完整 prove 去处理一个复杂多时钟设计。

5.2 排查顺序与每日审查习惯：把报告从“纸面结论”变成“可签核证据”

踩过这些坑之后，我总结出一套固定的报告处理顺序。第一步先修同步器识别——识别率不达标，后面所有结论都不可信。第二步处理复位和时钟分组，把约束层面的假告警消掉。第三步再看多比特收敛性 fail，确认同源约束和 RTL 结构是否匹配。第四步才进入真正的 prove fail 调试。

这套顺序不能颠倒。有人一上来就钻进程式里看反例波形，结果看了半天，最后发现是时钟分组漏了一条。顺序走对，大部分告警能在半小时内过滤干净，剩下的一小批才是需要设计者共同评审的硬问题。

6. 把静态检查与形式化证明组合起来：我的 CDC 复核习惯

一份有价值的参考手册落地到最后，其实是帮你沉淀出一套可复用的签核习惯。我自己现在每个版本流片前都会强制走一遍 CDC 复核流程，顺序是固定的：结构扫描当“地图”，形式化证明当“显微镜”，最后用报告 diff 做回归收敛。

结构扫描阶段，先跑同步器报告和时钟约束检查，把设计里所有跨域接口罗成一张表。这张表我会拿给设计者一起过，逐个确认这个路径是同步器处理的、握手协议处理的、还是 FIFO 指针同步的。这一步花不了太久，但能把“未知风险”快速消灭。形式化证明阶段，只针对表里有疑点的路径跑收敛性检查，按子模块切分后设置合理的 Assume 约束，把工具的计算资源聚焦到真正需要证明的属性上。回归阶段，我会把新版本的 CDC 报告和上一版做 diff，新增的 violation 必须在评审会上解释清楚，已有的 safe 结论确认约束没有放松。

有一次项目里，几个验证工程师都觉得某个跨域总线“打两拍就够了”，跳过证明直接用代码评审放行。后来换到新工艺角下重跑完整检查，发现数据总线和使能信号的采到窗口有交错，在某个工艺 corner 下会稳定复现时序劣化。从那以后，我每次做 CDC 复核都坚持先审约束，再跑证明，最后对照报告做回归，不靠经验跳过任何一步。这份参考手册如果只教会你一件事，那就是——跨时钟域的“安全”不能靠感觉，要靠结构和证明都闭环。希望帮到你。

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