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1. 电源层分割在多层板设计里的位置：为什么要先想清楚再动手

1.1 电源层不是一整块完整的铜皮，而是给各路电源画"地盘"

在Allegro里做多层板，电源层分割是绕不开的环节。很多刚接触内电层的朋友会把电源层想象成一块完整的铜皮，觉得只要把整个层都铺上3.3V或者GND就完事了。但实际情况往往是：一块板上同时存在3.3V、1.8V、1.2V、5V，甚至还有模拟电源和数字电源同时存在，如果每一路电源都单独占一个完整内层，4层板根本不够用，6层板也会被逼到增加层数，成本和板厚全部失控。

所以电源层分割的本质，就是把一个物理层用绝缘隔离槽切成多个独立的铜皮区域，每个区域对应一个电源或地网络。这样，一个内层可以同时承载多路电源，各路电源互不干扰。而这个"切"的动作，在Allegro里主要靠Anti Etch线来完成；至于"切出来的铜皮到底能铺到哪里、边界在哪里合法"，则要看Route Keepin怎么定。这两者配合好了，电源层分割才算真正落地。

1.2 分割方案的规划直接决定成品好坏

我的经验是，真正动手画Anti Etch线之前，先把分割方案在纸上画一遍。别看这一步简单，很多分割失败、返工，都是因为没想清楚就打开Allegro开画。

先统计板上有哪些电源网络需要走内层，每个网络的电流大概是多少，哪些区域是负载集中的地方。大电流网络（比如VCORE、GPU供电）需要足够大的铜皮面积，分割区域要尽量靠近负载引脚；小电流网络（比如模拟参考电压）面积可以小一点，但要特别注意和数字电源之间的隔离距离。

同时，分割线的走向还要考虑信号回流。高速信号走在表层，如果下面是完整的参考平面，回流路径很干净；一旦有信号线跨过电源层分割槽，回流电流就得绕路，绕路就会带来EMI和信号质量问题。所以在规划分割方案时，要提前把关键信号线的走向打开，让分割线尽量避开它们。

这个阶段想得越细，后面在Allegro里实际操作的返工越少。电源层分割不是"画几根线"的事，它本质上是在规划整块板的能源分布和信号回流路径，方向错了，后面所有检查都会很痛苦。

2. 动手前的两个关键边界：Route Keepin与Anti Etch线宽

2.1 Route Keepin：先是布线边界，后是平面层铜皮的起点

Route Keepin在不少人眼里只是一个"限制走线别超出板框"的约束层，但在电源层分割流程里，它的角色还要更重一层：内层电源铜皮通常要从Route Keepin边界直接Z-Copy生成。也就是说，Route Keepin定义了什么范围内允许布线，同时也间接定义了电源层铜皮的初始边界。

我一般会先把板框（Outline）做好，然后用Z-Copy生成Route Keepin。在Allegro中，Z-Copy的Offset方向要特别注意：输入正值时一般是向外扩大，要往板框内缩，需要输入负值。比如板边到走线的最小距离要求是20mil，我就输入-20，生成ROUTE KEEPIN/ALL。生成后建议立刻放大检查一下，确认Route Keepin边界和板边的距离逐段一致，如果发现有局部偏移，马上退回去重新设置参数，不要等到铺铜之后才发现。

还有一个容易忽略的点：如果板上有禁布区，比如金属固定柱、外壳限高、接插件的禁布区域，要先把这些区域从Route Keepin中挖掉。可以在Route Keepin上再画禁布Shape，或者用Anti Etch线配合禁布区处理。否则后面生成的电源铜皮会覆盖到这些不该有铜的区域，轻则DRC报错，重则影响装配。

2.2 Anti Etch线宽：一个容易被忽略却直接决定成品率的参数

Anti Etch线在Allegro里不是普通的信号走线，它代表的是"这块区域在制造时会被蚀刻掉"，形成相邻铜皮之间的隔离槽。很多第一次做电源层分割的朋友，第一反应是打开Add Line，直接在内层上画线，却忘了先设置Anti Etch线宽。结果就是：隔离槽要么宽得离谱浪费铜皮面积，要么窄到板厂根本无法加工，要么干脆和DRC安全间距规则冲突，报出一堆错误。

在Allegro里，Anti Etch线宽在Setup > Design Parameters的Shape标签页中设置，叫Anti Etch line width。这个值的单位跟着设计单位走，我强烈建议全程统一使用mil，别混着用mm和mil，不然计算间距时特别容易出错。

那到底设多少合适？我的经验是：先看约束管理器中内层Shape到Shape的间距规则，再留出20%左右的余量。常规低压数字电源之间，比如3.3V和1.8V，如果规则要求6mil，Anti Etch线宽直接设8mil；如果板上存在相对较高的压差，或者电源纹波敏感，建议设到10到12mil。

这里可以给一个参考表，实际设计时你可以根据板厂工艺和叠层情况调整：

2.3 线宽设置和约束管理器中的Shape间距是什么关系

这里必须说清楚一个容易混淆的概念：Anti Etch线宽和约束管理器里的Shape间距是两个不同的东西，但会互相影响。

约束管理器里的Shape间距是一套DRC规则，它规定同一层上不同网络的铜皮之间最小要保持多远。Anti Etch线宽则是你实际画出的隔离槽宽度。如果Anti Etch线宽小于Shape间距规则要求，分出来的两个岛在DRC检查时会报错；反过来，如果Anti Etch线宽满足规则，那么即使制造过程有一点公差，电气间距也还是够的。

所以我个人习惯是把Anti Etch线宽设成规则值的1.2倍左右。规则要求5mil，我就设6mil；规则要求8mil，我就设10mil。这样做的好处是：DRC不容易被触发，板厂加工也更轻松，不会做出一个接近极限的隔离槽。

还有一个细节需要注意：Anti Etch线宽是一个全局参数，所有层的Anti Etch线都会用同一个线宽。如果你某层需要特别宽的隔离，但其他层不需要，那么可以通过把该层不同网络的Shape间距规则设得更大，或者把该层单独画成更宽的分割线。新版Allegro对每层的Shape间距支持比较灵活，建议在约束管理器中按层去设置，不要一刀切。

3. 在Allegro中落实全流程：从Anti Etch线宽设置到Route Keepin边界再完成分割

3.1 先定单位与叠层，避免后期大量换算

电源层分割涉及大量间距计算和坐标操作，单位不统一会让你崩溃。我一般在新建板子或导入DXF之后的第一件事，就是在Setup > Design Parameters里把单位固定成mil，精度设到小数点后两位。这样一来，后面看线宽、看间距、看Route Keepin内缩量，所有数字都是一个体系，不需要总在脑子里做乘法。

叠层方面，要在Setup > Subclasses中确认内层电源层具体是哪一层，比如Artwork中的GND层还是PWR层。Anti Etch线画错层是电源层分割最常见的低级错误，很多人画的时候没注意当前Active Subclass，把分割线画到了别的层上，结果电源层纹丝不动，别的层却莫名多了一条隔离槽。所以开始画线前，养成先看Options面板里Active Class和Active Subclass的习惯。

3.2 设置Anti Etch线宽

进入Setup > Design Parameters，切到Shape标签页，找到Anti Etch line width。这个选项藏得不算深，但容易被忽略。把上一步确定的线宽填进去，比如8mil，点OK。

这里有个非常实用的提醒：Allegro在画Anti Etch线时，新画的线会使用当前设置的线宽，但已经画好的线不会因为修改参数而自动更新线宽。也就是说，如果你先画了一堆6mil的Anti Etch线，然后又把设置改成10mil，之前那些线还是6mil，不会自动变宽。需要手动选中重新编辑，或者删掉重画。我踩过这个坑，改完参数后想当然以为所有线都变宽了，结果投板前检查才发现隔离槽宽度不足，急急忙忙返工。

所以正确的习惯是：先设置Anti Etch线宽，再开始画分割线。如果中途确实需要调整线宽，画完新线后要把旧的线检查一遍，确保所有分割线都是新线宽。

3.3 用Z-Copy从板框生成Route Keepin

先确认板框已经闭合，且位于Outline层。如果板框是从DXF导入的，大概率需要先清理重复线段和断点，再用Compose Shape把它们合并成一个闭合的Shape。否则Z-Copy源选不中，或者生成出来的Route Keepin边界是碎的。

然后执行Edit > Z-Copy，Source选择Outline，Options面板里把Class设为Route Keepin，Subclass选All。Offset这一栏输入负值实现内缩，我常用-20mil，具体数值取决于板厂要求。生成后，Route Keepin会以Shape的形式出现在ROUTE KEEPIN/ALL层。

这个边界在接下来的流程里会反复用到：一是作为内层电源铜皮Z-Copy的源，二是后续DRC检查时判断铜皮是否超出允许范围。如果Route Keepin做大了，铜皮可能跑到板边太近；做小了，又会导致可布线区域变小，影响电源过孔扇出。所以这一步值得多花两分钟仔细检查。

3.4 在内层上画Anti Etch分割线

现在进入最核心的一步：画分割线。

选择Add > Line，在Options面板中把Active Class切到Anti Etch，Active Subclass选择要分割的内层，比如PWR层。然后沿预先规划好的分割路径画线。分割线可以是把铜皮区域完全切开的贯通线，也可以是圈出某个特定电源岛的闭合线。但不管哪种，必须保证这条线和Route Keepin边界有交点，否则它只是悬浮在铜皮里的一段线，不能真正把铜皮分成两个独立的岛。

画线时要注意几个问题：

• 分割线不能有缺口。Anti Etch线一旦断开，哪怕只是0.1mm的缝隙，两个区域在电气上仍然是连通的，制造出来就是短路。
• 尽量避免T形交叉。T形交汇处容易形成窄的隔离尖角，板厂蚀刻时会在那里产生应力集中，影响成品率。
• 拐角最好用45度倒角或者圆弧，不要用90度直角。直角处的隔离槽在光绘和实际蚀刻中容易变窄，等于把安全余量自己吃掉了。

补充一个我自己的习惯：分割线画好后，用Display > Measure测量一下关键位置的距离，确认每个岛的面积和预想的差不多。如果发现某个区域被切得太小，放不下电源过孔，趁现在调整比例，比后面铜皮都铺好了再改要省事得多。

3.5 Z-Copy生成内层铜皮并自动形成隔离槽

分割线画好后，回到Z-Copy工具。这次Source选择Route Keepin（ROUTE KEEPIN/ALL），Target Class选择Etch，Target Subclass选择目标内层（比如PWR）。关键一步是：Options里要将生成对象设置为Shape，确保生成的是动态铜皮。

为什么必须是动态铜皮？因为动态Shape会自动避让Anti Etch线，也就是说，只要Anti Etch线画在了正确位置，动态铜皮生成后就会自动沿着分割线形成多个独立的铜皮区域，不需要再手动去挖隔离槽。如果用的是静态Shape，它不会理会Anti Etch线，铜皮会直接覆盖整块区域，把你的分割线全部"吃掉"，这时表面看起来像是分割失败了。

生成完铜皮后，放大检查一下：被Anti Etch线穿过的位置，铜皮应该已经断开。如果看到铜皮还是一整片，多半是Anti Etch线的Subclass和当前铜皮不在同一层，或者Shape类型不对。先不要急着分配网络，把这个状态搞清楚再继续。

3.6 给每个分割区分配网络

铜皮被切成岛之后，每个岛还需要指定对应的电源网络。操作方法是：用Shape Select工具点击某个分隔区域，右键选择Assign Net，从列表里选中对应的网络，比如3V3或者VCC_1V2。

这一步最怕的就是漏网之鱼。尤其是那些面积小、藏在角落里的岛，比如分割线在板边圈出来的窄条区域，很容易被忽略。一旦某个岛没有分配网络，它会以No Net的形式存在，后期DRC会报出成千上万条间距错误，非常影响排查效率。

我建议分配完网络后，用Display > Element逐个点击每个岛，确认网络名都正确。对于同一层上相邻的岛，重点看它们的网络名是否不同；如果两个相邻岛是同一个网络，说明分割线其实是多余的，可以考虑删掉那段分割线，让铜皮重新合并，减少不必要的隔离槽。

另外，模拟地和数字地的分割要格外小心。很多设计里AGND和GND在某个单点通过磁珠或0欧电阻连接，分割后两个岛的网络名不能搞混，否则后面做PCB回检时会发现电源层分割和原理图对不上。

3.7 更新动态铜皮并跑一次DRC

动态铜皮在Anti Etch线修改后，状态会变成Out of date，颜色和正常时有区别。这时需要执行Shape > Update Shapes，让Allegro按照最新的分割线重新计算所有动态Shape。不做这一步，你看到的可能还是修改前的旧铜皮，容易误判。

更新完之后立刻跑一次DRC。我习惯把间距类错误全部打开，然后放大到报错的位置逐条看。如果报错位置正好都集中在Anti Etch线附近，说明隔离槽宽度和规则还有冲突，回去检查Anti Etch线宽设置或者约束管理器里的Shape间距；如果报错位置到处都是，那大概率是某个岛没分配网络。

4. 分割完成后必须做的自查项目

4.1 逐个查看Island的网络归属

电源层分割不是画完线、分完网络就结束了。投板之前，我会把该层的所有Island信息过一遍。方法很简单：Display > Element，鼠标点每个铜皮区域，弹窗里会显示这个Shape所属的网络名、所在层、面积、周长等信息。

这一步我做得很机械，但很有效。有一次我发现一个很小的铜皮岛显示网络是GND，但按照规划它应该是3V3。原因是画分割线的时候，原本打算圈给3V3的区域中间多画了一小段线，把一个小角落单独隔离了出去，而那个角落忘了重新Assign Net，结果它继承了之前整片铜皮的GND网络。这种问题不逐个查看，根本发现不了。

4.2 实测隔离槽宽度，确认满足制造要求

用Display > Measure测量相邻两个Island之间的净间距。注意，这个净间距不是Anti Etch线的线宽本身，而是实际铜皮边缘之间的距离。由于动态铜皮避让时会有额外的边界处理，实测值通常会比Anti Etch线宽略大一点点，但不会小。

如果发现某一段实测值小于板厂要求的最低隔离槽宽度，要立刻处理。尤其是Anti Etch线拐角和T形交汇的位置，这些地方最容易出现间距变窄。我自己的标准是：隔离槽最小宽度不能小于板厂工艺能力的下限，同时至少比DRC规则值多出1mil，否则不放心。

另外，如果你想在分割区域之间走一根细线，比如从一个电源区域向另一个区域引一个采样信号，那么你需要额外评估这根走线跨越分割槽时对回流的影响，以及走线本身和两边铜皮的间距是否满足约束。这种情况不能只靠隔离槽自查，还要打开信号层一起看。

4.3 检查过孔和走线有没有跨越分割区域

这是电源层分割之后最需要考虑的信号完整性自查。打开电源层分割线的显示，切到顶层或底层走线，肉眼扫一遍关键信号线，看看有没有哪根线刚好跨过Anti Etch线。

为什么这么重要？因为信号电流在走线下方对应的参考平面层上回流。如果参考平面被分割，回流电流无法直接穿过隔离槽，只能绕到更远的地方，回路面积急剧增大，EMI辐射和串扰都会上升。对于时钟、高速数据线这类信号，这个影响可能是致命的。

如果确实无法避免跨越，通常的做法是在跨越位置附近加缝合电容（例如100nF高频去耦电容），为回流电流提供一个跨分割的路径。但如果可以调整分割线走向，我优先选择调整分割线，而不是加电容，因为加电容只是补救，效果取决于频率和布局，不如直接保持参考平面完整来得干脆。

还有一种情况是过孔正好打在分割线上，这会形成一根垂直穿过隔离槽的导体，等于把两个电源岛在过孔位置短接了一部分，非常危险。自查时发现这种情况一定要移动过孔位置。

4.4 用Artwork预览确认光绘生效

分割线在Allegro界面里看得很清楚，不代表光绘输出一定正确。我见过不止一次，PCB界面里电源层分割状态正常，但Gerber文件生成后整片铜皮连在一起，板厂拿到手根本没法做。

原因往往是Artwork控制文件中该内层Film包含的Subclass不完整，或者Film输出方式设置不对。所以在投板前，我习惯在Setup > Artwork里选中对应内层的Film，点击Plot Preview，仔细看光绘预览效果。预览中应该能清晰看到Anti Etch线经过的位置形成了一条贯穿的隔离槽。如果看不到，回到Film的Subclass列表检查，确保对应的Etch层和Anti Etch相关设置都包含在内。

这一点做好了，能省掉和板厂反复确认的沟通成本。

5. 常见问题与经验心得

5.1 动态铜皮没有按Anti Etch线更新怎么办

这是新手最常遇到的怪问题：明明画了Anti Etch线，铜皮也更新了，但就是看不到分割效果。

先做最简单的排查：Shape > Update Shapes，强制刷新所有动态铜皮。很多时候只是动态Shape状态没有及时更新。如果刷新完还是老样子，再看两层东西是否真的在同一个内层上：Anti Etch线的Subclass必须是当前内层（比如ANTI ETCH/PWR），铜皮所在的Etch层也必须是PWR，不匹配的话，Allegro不会认为Anti Etch线能切到这块铜皮。

还有一个隐蔽的原因：铜皮被设成了Static。静态铜皮不会响应Anti Etch线，它会直接覆盖过去。如果是这种情况，先删除静态铜皮，重新用Z-Copy生成动态Shape，或者把静态Shape转成动态Shape。不推荐在电源层分割中使用静态铜皮，除非你后面再也不改动分割线。

5.2 大量No Net DRC的处理思路

分割完没分配网络的岛，会产生海量No Net相关DRC，而且错误列表里会显得非常吓人。这时候不要慌，检查一下这些DRC是不是都集中在内层铜皮上。

处理办法很简单：逐个点击No Net的铜皮区域，右键Assign Net，把网络补上。如果岛的数量很多，可以在Allegro的Find面板里按Net筛选Shape，快速定位所有未分配网络的铜皮。我自己会按规划表一个个分配，绝对不会为了图快统一赋一个网络，因为多个电源网络一旦被赋成同一个网络，电气上就短路了，后面的调试会非常痛苦。

等到所有岛都有正确网络后，再重新跑一次DRC，错误数量通常会断崖式下降。剩下的才是真正需要逐条关注的间距问题。

5.3 关于负片电源层的特殊说明

前面讲的流程，默认内层采用正片输出（Positive），这也是现在绝大多数新设计使用的方案。但如果你维护的是老项目，内层可能采用负片（Negative）设计。负片的逻辑和正片正好相反：铜皮是默认存在的，Anti Etch线把铜皮切成不同的网络区域，负片层没有一块块独立的铜皮对象，而是在每个区域指定网络。

负片中分配网络的操作方式和正片不同，通常需要结合Plane或者Shape Assign的机制去指定，而且过孔连接的方式也会变成Thermal Relief花焊盘。对于刚接触电源层分割的同学，我建议新板子直接用正片内层，检查和修改都直观很多。如果你一定要用负片，务必提前确认板厂和制造规范支持，别等到出Gerber才发现不匹配。

5.4 一个小习惯：先分割、再铺铜、最后统一检查

最后分享一个我从多次返工里总结出来的操作顺序：画完电源层分割线、分配好每个岛的网络之后，先不要急着给整板铺地铜或者添加其他铜皮。因为后续每加一块铜皮，都可能和现有的隔离槽、过孔产生新的DRC，你又要回去调整分割线，再Update Shapes，再查一遍。

把电源层分割当成一个独立的小阶段来做，做完之后检查干净，再进入走线和铺铜阶段。这样每次迭代的变量都很少，出了问题很快就能定位。最后在投板前统一跑一遍完整DRC，反而比边做边改更节省时间。

另外，每次分割完成，我都会把隔离槽宽度、每个岛的网络和面积整理成一张小表，放到项目笔记里。复查的时候对照这张表看，哪里对不上就是哪里出了问题，效率比直接在版图里漫无目的地找高得多。这块板子做了三年，这个习惯帮我省下过不少凌晨加班的麻烦。