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1. 为什么我建议新手自己画一块XC7Z020最小系统

先回答很多人问我的问题：FPGA入门到底应该先买现成开发板，还是自己画一块？我的答案是：如果只是想跑通逻辑，买板子没毛病；但如果想把FPGA这条路走扎实，亲手搭一块XC7Z020最小系统，比刷十遍教程都管用。XC7Z020是Xilinx Zynq-7000系列里性价比最高的一颗，双核Cortex-A9加Artix-7级可编程逻辑，内部总逻辑资源约8.5万个LUT、5万多触发器，完全够跑MicroBlaze、图像处理、接口协议等常见教学项目。它前端能当独立FPGA用，后端又带完整的ARM硬核处理器，所以这块板子做完，你不仅搞懂了FPGA的最小系统，还把SoC启动流程、PS-PL互联这些高级概念提前踩了一遍。

最小系统本质上是让芯片“活过来”的最低硬件集合：电源、时钟、复位、配置、调试接口，再加一组能观察状态的IO。很多人觉得简单，实际上翻车率最高的恰恰是这几个模块。比如电源上电顺序不对，芯片上电后JTAG死活连不上；时钟幅度不够或波形不对，Vivado硬件管理器里能看到设备但下载bitstream失败；复位信号毛刺太多，跑到一半逻辑莫名其妙重启。这些坑我在最初画板时全踩过，所以这篇攻略会尽量把原理图背后的设计逻辑讲透，而不是丢一张网图让你照着抄。

这篇内容适合两类人：一是刚学完Verilog语法、想从“软件思维”切换到“硬件实物思维”的新手；二是准备做毕业设计或项目预研，需要按自己需求定制FPGA板卡的工程师。我会以XC7Z020-1CLG400C这颗封装为例，把最小系统的电源树、时钟复位、启动配置、JTAG调试和PCB布局要点逐项拆开。你不需要一次就全懂，但跟着思路走一遍，再回头看你手里的开发板原理图，绝对会有豁然开朗的感觉。

2. 最小系统总体设计与思路拆解

2.1 什么才算“最小”：功能边界要划清楚

在动手画原理图之前，先定义清楚这块板子的边界，否则很容易越画越大、最后变成一块做不完的“准开发板”。最小系统至少要保证三件事：让XC7Z020正常上电且功耗可控；让PS端ARM处理器或PL端逻辑能够被配置加载；提供一个JTAG链路让Vivado能识别芯片并下载程序。围绕这三件事，电源、时钟、启动配置、复位、JTAG这五个模块一个都不能少。

至于DDR、Ethernet、HDMI、PCIe这些，都不属于“最小系统”的范畴。我见过不少新手画的所谓最小系统，往里面塞了DDR3、千兆网口、USB，结果布线难度陡增、调试问题成堆。正确做法是把可选外设先砍掉，核心板只保留启动必需的QSPI Flash、一颗UART调试口、几个LED和拨码开关，等最小系统稳定运行后再用扩展接口引出来。这样既降低第一次打样翻车概率，也为后续项目留足扩展空间。

2.2 从数据手册反推硬件需求

Zynq-7000的数据手册里有两张表是我每次做原理图都会反复对照的：一是电源轨列表，二是启动模式配置。电源轨方面，XC7Z020需要VCCINT（内部逻辑核心电压，1.0V）、VCCBRAM（BRAM电压，1.0V）、VCCAUX（辅助电压，1.8V）、VCCIO（各BANK IO电压，按外设选择1.8V/2.5V/3.3V），PS端还有PS_VCCPLL、PS_VCC_IO等。PL端和PS端的电源轨种类多，而且对上下电顺序极其敏感，后面我会专门展开讲。

启动模式由MIO[6:2]五个引脚在POR（Power-On Reset）阶段的电平决定，其中MIO[6:4]用于选择启动设备（JTAG、QSPI、SD等），MIO[3:2]用于选择QSPI的时钟和片选配置。举个实际例子，如果我把BOOT_MODE[4:0]的拨码开关全打到低电平，芯片就会进入JTAG启动模式，也就是完全依赖JTAG加载程序；这个模式最适合调试，也是最小系统板出厂默认的模式。后来我要验证QSPI启动，就把MIO[6:4]改为010，配合对应的MIO[2:3]电平就能从QSPI Flash启动。

2.3 为什么选这个封装和这批电源方案

CLG400是XC7Z020一个比较常用的封装，引脚间距0.5mm，共400个引脚。相比更大封装的FGG484，CLG400在PCB上更容易布线，很多两层板也能勉强跑通低速设计，适合新手第一次打样。但它也有明显代价：用户可用IO数量较少，PL端只有130个左右可用IO，DDR等高速接口占用的引脚又多，所以必须提前评估项目需要的引脚数量，别画到一半发现不够用。

电源方案上，我推荐分类处理：电流小的轨用高精度LDO，电流大的轨用DC-DC。VCCINT是整颗芯片电流消耗最大的轨，动态重载时电流可能有几安培，用LDO会发热严重，所以必须选同步降压DC-DC；VCCAUX、PS_VCCPLL这类对外部噪声敏感的轨，则更适合低噪声LDO。新手最容易犯的错误是“整板统一用DC-DC”或“整板统一用LDO”，前者导致模拟敏感模块的纹波超标，后者导致核心电源过热。合理搭配才是正解。

3. 原理图解析：把每个模块拆开讲透

3.1 电源树与上电顺序的设计细节

XC7Z020原理图里最值得研究的就是电源树。常见做法是输入端接5V直流电源，然后分三路：一路DC-DC降到1.0V给VCCINT和VCCBRAM，一路DC-DC降到3.3V给PS IO、QSPI和部分PL VCCO，再用3.3V作输入做1.8V和1.5V的LDO，分别供给VCCAUX、DDR等。这里有一个关键点：VCCINT和VCCBRAM虽然都是1.0V，但数据手册要求它们必须连接到同一个电源网络，不能分成两路独立供电，否则会违反电源轨一致性要求。

上电顺序也需要认真对待。Xilinx对Zynq-7000的推荐顺序是：VCCINT、VCCBRAM先上电，然后VCCAUX，最后VCCO。如果你用多路DC-DC输出且没有使能脚串联控制，容易出现FPGA核心电压还没稳定，IO电压已经顶上去的情况，长期看有损坏内部ESD结构或触发闩锁的风险。我的做法是用DC-DC的PG（Power Good）信号串联控制，前一级电源正常后才使能下一级，简单可靠，也方便示波器观察波形。

旁路电容的选择也不能想当然。每个电源引脚附近放一个100nF的高频去耦电容是几乎所有FPGA板卡的标配，但VCCINT这种电流大的电源网络，我还会在PCB电源平面上叠加4.7uF到10uF的钽电容或陶瓷电容，滤除低频纹波。电容摆放位置比数量更重要：电容必须尽量靠近对应引脚，走线要先经过电容再到BGA焊盘，否则高频退耦效果会大打折扣。

3.2 时钟树的搭建：启动时钟和PL时钟分开看

XC7Z020最小系统最少需要两个时钟：PS_CLK和PL系统时钟。PS_CLK是给PS端ARM处理器用的参考时钟，固定要求33.333kHz，注意是kHz不是MHz，很多人第一次画板容易在这里翻车，买了一个33.333MHz的晶振，结果PS端完全无法启动。PS_CLK一般选择无源晶体配合芯片内部振荡器，或者用有源晶振直接输入，前者成本更低，后者波形更稳定，我自己习惯用33.333kHz的无源晶振加两个10pF负载电容，PCB布局时尽量靠近PS_CLK引脚。

PL端时钟则完全自由，想用多少频率都行，但要注意FPGA内部有专用的全局时钟引脚MRCC和SRCC。如果想把外部有源晶振信号引入PL逻辑，最好接到MRCC/SRCC引脚上，这样时钟才能进入全局时钟网络，保证内部寄存器时钟偏移最小。我在最小系统板上会放一个50MHz有源晶振给PL端做通用时钟，再通过MMCM/PLL倍频或分频，这样比直接放多个异频晶振灵活得多。

3.3 复位电路：别小看一个电阻电容

复位信号在FPGA设计中是最容易被轻视的模块之一。理论上FPGA没有外部复位也能下载程序，但实际项目中，如果复位信号处理不好，系统启动后状态机可能进入未知状态，或者外部复位脉冲太短，内部逻辑根本来不及完成初始化。我推荐用RC复位电路加74HC1G14施密特触发器整形，而不是直接用按键加电阻了事。施密特触发器能消除按键抖动和电源毛刺，输出信号边沿干净，对FPGA复位引脚非常友好。

PS端的复位信号POR和SRST也要接到最小系统上。POR是上电复位，SRST是软件复位，两者都支持外部按键触发。注意不要把PS复位和PL复位混成一路，最好分开按键，因为调试时有时候只想复位ARM，不想把PL里的运行逻辑一起重置。

3.4 启动配置与QSPI Flash

XC7Z020的启动配置引脚主要在MIO[6:2]和BANK 500的专用引脚上。如果选择QSPI启动，就需要外接一颗SPI NOR Flash，常见型号有Winbond W25Q128、Spansion等，容量建议从128Mbit起步，因为Zynq的FSBL和用户bitstream加起来往往不小。Flash接在MIO[1:0]（QSPI数据）、MIO[8:11]（QSPI控制）等专门引脚上，原理图里要仔细查对应BANK的电源是否接对了，如果BANK 500的VCCO没供电，QSPI就读不了。

启动模式拨码开关建议做成5位，对应BOOT_MODE[4:0]，并用4.7k或10k电阻对地默认下拉。这样既能保证默认进入JTAG模式，也可以随时拨到QSPI模式做启动实验。很多开发板把BOOT_MODE做成了3位拨码，只覆盖MIO[6:4]，其实不完整，遇到要靠MIO[2:3]区分QSPI配置细节时会非常被动。

3.5 JTAG调试链路的正确接法

JTAG是FPGA调试的生命线，Xilinx的FPGA一般用14针或者10针JTAG接口。XC7Z020的JTAG引脚是TDI、TDO、TMS、TCK，对应引脚在数据手册里有明确编号，连接时一定要和下载器（比如Xilinx Platform Cable USB II或兼容的Digilent JTAG-HS3）的引脚图逐一对上。最容易错的不是四个信号，而是VREF电压检测脚和GND的连接。下载器需要用目标板的VCCO电压作为参考电平，如果VREF没有接到对应BANK的VCCO上，下载器会检测不到合适的参考电压，报出“Device not found”。

TTL电平的JTAG信号在高速下载时对走线比较敏感，尤其TCK时钟信号不要走太长，也不要与TDI/TDO平行走线过长，否则容易串扰。实际调试时如果JTAG不稳定，可以先把下载速度从15MHz降到3MHz，往往就能解决问题。另外，TCK最好加一个100欧姆左右的串联电阻，起到阻尼作用，减小信号振铃。

4. 实操环节：从BOM到PCB再到第一次点亮

4.1 元器件选型和BOM整理经验

到了这一步，原理图设计完毕，就要开始整理BOM。我自己的习惯是把BOM拆成三类：必买、备选、测试专用。必买包括XC7Z020-1CLG400C芯片、QSPI Flash、稳压芯片、有源晶振、无源晶振、电阻电容、PCB连接器等；备选包括专用的电源时序控制芯片、JTAG防静电器件等；测试专用包括拨码开关、按键、LED限流电阻等。建议先在立创商城或Digikey上把型号查清楚，重点确认封装、工作温度、审批状态，避免选到了需要特殊批准或个人买不到的型号。

BGA封装芯片的采购渠道也要注意。XC7Z020是工业级或商业级芯片，完整型号一般是XC7Z020-1CLG400C（商业级）或XC7Z020-1CLG400I（工业级），后缀差一个字母，价格和使用环境要求差别不小。个人打样用商业级就够，但如果是做室外设备或车规项目，必须用工业级甚至车规级，不要图便宜在关键项目上省钱。

4.2 PCB布局与布线要点回顾

XC7Z020采用BGA封装，0.5mm球距，做PCB时至少需要四层板才比较稳妥：顶层走信号，中间两层做完整地平面和电源平面，底层走信号。两层板虽然也能勉强做，但电源平面不完整、地弹噪声大，Vivado里极容易报时序问题或者高速外设工作不稳定。对新手来说，四层板是性价比最高的选择。

BGA的扇出建议用0.25mm过孔，焊盘到过孔之间的走线尽量短，过孔直接打在焊盘旁边的焊盘环内或外圈。电源引脚扇出后要就近通过过孔进入电源平面，不要绕远路走顶层，否则会产生很大的电源阻抗。时钟信号、复位信号和JTAG信号优先布在完整地平面附近，减少长度，避免与高频信号交叉。

在电源平面分割上，1.0V电源网络占的面积最大，建议把整个内层的一部分单独划给VCCINT，再分一小块给VCCBRAM，两者用窄通道连接，确保等电位但又能隔离干扰。VCCAUX虽然是1.8V，但因为它给FPGA内部辅助逻辑和部分IO bank供电，噪声敏感度高，也建议在电源平面预留一片独立区域。

4.3 上电检测流程：先不要急着连JTAG

板子焊接完成或打样回来之后，第一步永远不是连JTAG，而是先做裸板电源测试。我用万用表测各电源轨对地阻抗，确认没有短路；然后接上5V电源，限流设置为500mA，观察是否有异常大电流。上电瞬间电流如果猛增到几百毫安以上，很可能是电源焊错、元器件装反或者BGA虚焊短路。这时要立刻断电，用热成像仪或红外测温枪找发热点。

确认电源正常后，再用示波器测量PS_CLK是否起振，以及各路电源的纹波大小。PS_CLK 33.333kHz频率低、幅度通常只有几百毫伏摆动，要用示波器的交流耦合档看；PL晶振50MHz则用带宽足够高的探头看，保证波形没有明显失真。这些都正常，才轮到接JTAG下载器打开Vivado Hardware Manager。

4.4 第一次点亮：Vivado中的硬件调试步骤

打开Vivado，新建一个最简单的工程，写一段让LED闪烁的Verilog代码，比如一个计数器分频驱动IO。综合、实现、生成bitstream，然后打开Hardware Manager，选择正确的JTAG目标，应该能看到XC7Z020设备。点击Program Device，选择生成的bit文件，下载完成后观察板上LED。如果LED不亮，先检查约束文件里的引脚是否写对，比如LED接在哪个BANK的哪个引脚，VCCO是否已供电。千万别一上来就怀疑芯片坏了，我调试过不下十块板子，最后查出来80%是约束或引脚映射错误。

5. 常见问题与排查技巧实录

5.1 JTAG识别不到芯片，先排查这几项

“Vivado识别不到FPGA”是新手问得最多的问题。按我的排查顺序，先看JTAG接口的VREF电压是否正常，VREF应接到对应BANK的VCCO；再测JTAG四根信号线对地阻抗，确认没有断路或短路；然后用示波器抓TMS和TCK波形，看下载器是否发出了时钟和数据；最后检查目标板JTAG链上是否还有其他设备，导致链路中断。如果你用的是第三方下载器，还要确认驱动是否正确安装，部分兼容下载器在Windows下需要手动指定驱动路径。

还有一种比较少见的坑是XC7Z020的JTAG引脚被复用了。某些BGA封装的JTAG引脚同时承担配置功能，如果启动模式拨码设置不对，比如错误地设置了QSPI启动模式，而QSPI Flash里又是空的，芯片上电后可能卡在启动阶段，JTAG进不去。这时把BOOT_MODE拨回JTAG模式，断电再上电，通常就能恢复。

5.2 电源时序不对导致的上电异常

我踩过最典型的一个坑是：第一版板子用两路独立的DC-DC分别产生1.0V和3.3V，没有做时序控制，结果每次上电10次里有2次FPGA无法配置。排查时用示波器双通道测量VCCINT和VCCO，发现VCCO经常先于VCCINT稳定。后来我在3.3V DC-DC的使能脚上增加了RC延时，保证1.0V完全建立5ms后再开启3.3V，问题彻底消失。如果你不想加时序控制芯片，用RC延时和二极管钳位其实也能实现简单的顺序控制，但要注意RC时间常数不能太小，至少要大于电源建立时间。

5.3 程序能下载但LED不亮，大概率是约束问题

程序下载成功但外设没反应，很多新手直接怀疑Verilog写错，其实第一嫌疑是引脚约束。Vivado的XDC约束文件里需要明确IO_LOC和IO_STANDARD，比如set_property PACKAGE_PIN L16 [get_ports {led}]和set_property IOSTANDARD LVCMOS33 [get_ports {led}]。如果IO_STANDARD与对应BANK的VCCO电压不匹配，比如BANK供电1.8V却约束成LVCMOS33，FPGA不会报错但IO输出高电平可能达不到逻辑高阈值，LED就点不亮。建议做板时把每个BANK的VCCO标注在原理图里，写约束文件时对照着写。

5.4 常见问题速查表

下表是我整理的最小系统调试速查表，建议打印出来贴在工位上。

6. 关于这套最小系统，我最后的几点建议

如果你打算照这个思路做板子，最后再分享几个我的经验，都是踩坑换来的。首先，打样前一定要把BOM清单和原理图网表导出的引脚对照表人工核对一遍，尤其检查启动模式引脚、JTAG引脚和电源引脚有没有接反。这些错误靠软件查错很难发现，只能靠人眼和耐心。我通常会把原理图截图和官方评估板原理图并排放在两个屏幕上，一个个引脚核对，虽然费时间，但能省下后面大把调试时间。

其次，第一次做板子不要追求功能面面俱到，把最小系统跑通，再逐步加模块。很多人一开始就想做一块“什么都能跑”的板子，结果画了两个月原理图，最后因为布线太复杂而放弃。先做一块最简单的核心板，确认JTAG、时钟、电源、串口都没问题，再设计扩展板或者第二版，这种迭代节奏远比一口气吃成胖子靠谱。

最后，尽量保留调试接口。测试点很关键，在每个电源轨、JTAG信号、复位信号上都预留测试点或者小焊盘，调试时不要频繁飞线。示波器探头夹到测试点上，比夹在BGA球上舒服太多。还有，板子上至少留两个LED：一个接PS端MIO驱动的状态灯，一个接PL端任意IO，用来快速验证PS和PL是否都“活”了。

如果你按照这个攻略画出了自己的XC7Z020最小系统，并且成功在Vivado里下载了第一个bitstream，那恭喜你，FPGA硬件这条路上最枯燥也最关键的阶段你已经跨过去了。接下来无论是做图像处理、软件无线电还是电机控制，这块小小核心板都能成为你试验各种算法的基础平台。祝你们第一次点亮顺利。