企业官网建设流程全解析

做硬件这件事，最让人有成就感的一刻，就是自己画的板子拿到手、焊上元件、上电还能正常跑起来。但很多刚接触 Altium Designer（下称 AD）的朋友，都卡在“路径不清楚”这件事上：原理图画好了，不知道下一步该干嘛；PCB 一打开，一堆元件乱糟糟堆在那里，完全不知道从哪下手。这篇教程不打算讲某个孤立功能，而是带你把“从原理图到印制电路板”这条主链路完整走一遍——从新建工程、画原理图、编译检查，到封装确认、导入 PCB、布局布线、敷铜出 Gerber，每一步该干什么、为什么这么干、踩过的坑怎么避，一次说清楚。

适合什么人看？刚接触 AD 的学生、自学转行做硬件的朋友，以及画过一两块板但流程一直没走通的人。不管你是要做 STM32 最小系统、CH340 串口下载电路，还是 DHT11、蜂鸣器、WS2812B 这种小模块，只要跟着这条链路走，主干逻辑都是一样的。画图只是表象，真正值钱的是你对整个设计流程的理解。

1. 先理清链路：从原理图到PCB到底要经过哪几步

1.1 用“先逻辑，后物理”理解整个设计流程

很多教程一上来就讲怎么放元件、怎么连线，这是误导。AD 里你放的每一个元件、画的每一条线，本质都是在描述“逻辑关系”——哪个引脚和哪个引脚连在一起、供电怎么走、信号从哪里进来。原理图阶段，你是在回答“电路应该是什么”；PCB 阶段，你是在回答“电路怎么在物理空间里放下去、连起来”。

完整的流程大概是这样的链条：

• 需求梳理：明确板子要实现什么功能，有哪些接口、电源要求、尺寸限制
• 原理图库准备：确认每个元件有对应的原理图符号，引脚定义正确
• 原理图绘制：摆放元件、连线、加网络标签、电源符号，完成逻辑连接
• 编译与检查：通过编译和 ERC 检查，把悬空引脚、重复网络名这类低级错误抓出来
• 封装确认：给每个原理图符号绑定实际的 PCB Footprint，缺的补，错的改
• 导入 PCB：通过 Design → Update PCB Document 把网络和元件映射到 PCB 编辑器
• 板框定义与布局：画好外形，把元件按功能模块放置到位
• 布线：先电源和关键信号，再普通信号，最后敷铜、加泪滴
• DRC 检查：跑一遍设计规则检查，改掉所有违规项
• 输出生产文件：生成 Gerber、钻孔文件、BOM，交给板厂

每一步都有明确的输出物。原理图的输出物是“逻辑网表”，PCB 阶段的输出物是“物理图档”，中间靠封装修砌桥梁。理解了这个链条，你就不会在原理图上死磕三个小时，结果到 PCB 阶段才发现封装全是空的。

1.2 为什么顺序不能乱：逻辑错了，物理再漂亮也是废板

我见过不少新手，特别喜欢直接打开 PCB 编辑器，随手拖几个元件开始画板，画到一半发现“这个引脚怎么连不到那个引脚”，原因就是没有原理图这个“总纲”。

原理图的价值在于它定义了“唯一且明确的连接关系”。你在原理图里用一条线连起来的两个引脚，导入 PCB 后就会生成一条网络；你画的网络标签相同，系统就认为它们属于同一网络。反过来，如果原理图里连接关系是乱的，PCB 上再怎么拉线也是错的——因为物理连接必须符合逻辑连接。

举个实际例子：我第一次画带 RS232 串口的小板子，原理图里 MAX232 的 T1IN 和单片机的 TXD 接反了，当时觉得“封装没错、线也能连上、PCB 也能出 Gerber”，结果板子打回来完全不通。问题就出在原理图阶段没有检查信号方向。所以顺序不能乱，原理图不“确认无误”，就不要往下走。

1.3 环境准备：选对版本、装好库、清干净缓存

AD 这个软件版本迭代很快，AD20、AD21、AD24 都有不少人在用。我的建议是：新手不用追新，选一个你身边人用得最多的稳定版本即可。新版本确实有一些花哨功能，比如 AI 辅助生成原理图和 PCB，但目前还属于实验性质，不能作为入门依赖。版本之间操作逻辑差异不大，这套流程在 AD20 到 AD24 上都通用。

安装时的几个实际注意点：

• 安装路径不要带中文，否则后面打开工程、输出文件容易出奇怪问题
• 首次启动后，Preferences 里可以设置界面语言为中文，但不建议完全依赖中文菜单，很多教程和快捷键都基于英文界面，最好中英文对照着记
• 工程文件建议按“一个工程一个文件夹”管理，后面生成的一大堆输出文件都能归档到子目录

关于清理缓存，这是很多人忽视的操作。AD 用久了会越来越卡，尤其在频繁开关工程、切换库文件之后。可以这样做：打开 Preferences，在 Data Management 相关选项里清除缓存目录，也可以直接关掉 AD，删除系统临时目录下 AD 相关的残留文件。注意，清理前先备份好你的工程和库文件，只清缓存别删配置，否则许可证信息可能也要重新激活。

1.4 工程结构：别把文件堆成一锅粥

一个规范的 AD 工程，文件后缀和职责是一一对应的。我用表格给你列一下最常碰到的几种：

实际操作中，我习惯在工程根目录下建几个文件夹：Libraries（放库文件）、Source（放原理图和PCB）、Outputs（放生成的生产文件）。每次设计完，把 Gerber、BOM、原理图 PDF 都归到 Outputs 里再压缩归档。这个习惯看着简单，但能救命的时刻非常多——“这个板子三个月后要改版，你还能找到源文件吗？”

2. 原理图阶段：库、连线与编译检查一次到位

2.1 新建工程与图纸尺寸：先把纸裁好再写字

打开 AD，第一步不是直接新建原理图，而是新建工程：File → New → Project → PCB Project。工程是容器，原理图和 PCB 都在它下面管理，这样编译、更新、输出才能联动。

图纸大小这件事，热词里一直有人问“AD 怎么设置图纸大小”“为什么我导出的 PDF 只有一部分”。本质原因很简单：你画的内容超出了图纸边界，而导出时默认只输出图纸范围内的内容。新建原理图后，在 Properties 面板或右键 Document Options 里设置图纸尺寸。我的一般规则：元件少于 20 个用 A4，20 到 50 个用 A3，更复杂的系统直接上 A2 或者用多页图纸。别硬把所有内容塞进一页，原理图的第一目的是“让别人看清逻辑”，不是“省纸”。

图纸设置里还有几个值得留意的参数：Title Block 里填上设计者、版本号、日期，这虽然不是电气功能，但对团队协作和后续维护特别重要；图纸方向建议选 Landscape（横向），因为大多数元件封装和连线在横向上更舒展。

2.2 元器件库：三种来源与封装绑定，别直接无脑用

AD 里放元件之前，必须先有“库里的符号”。常见的来源有三种：

• 软件自带库：历史遗留的杂库，元件很全但很多已经过时，DHT11 这种模块或者 STM32F103C8T6 这种常用芯片未必有，就算有也要检查引脚定义
• 第三方封装库：比如立创EDA 导出的 AD 库、芯片厂商官方提供的库，这类库通常很新，但引脚顺序、封装尺寸偶尔会有坑
• 自己画的库：这是每一个硬件工程师迟早要掌握的技能，尤其是那些“管脚数很多”的器件，比如 LQFP48 封装的 STM32，厂商给的库不一定符合你的设计习惯，自己画反而心里有底

说一个很关键的认知：原理图符号只是“逻辑符号”，它必须绑定一个“物理封装”才能在 PCB 上落位。很多人画完原理图，导入 PCB 时发现一堆元件的 Footprint 是空白的，就是这个环节没做好。

以 STM32F103C8T6 为例，它的原理图符号必须把 48 个引脚全部定义清楚，同时绑定 LQFP48 封装。从芯片官网下载的库一般比较可靠，但下载后要逐个检查电源引脚、boot 引脚、复位引脚是否齐全。芯片厂商官网资料是英文的？没关系，你只需要核对引脚编号和名称，这种符号级信息一般不会错。

如果你要画的器件在库里没有，就得自己画原理图符号。对于引脚特别多的器件，AD 支持把一个符号拆成多个 Part，比如一个 80 脚的芯片拆成 A（电源）、B（IO）、C（通信）三个部分，每个部分单独绘制，用 Part 切换按钮查看。这样做的好处是原理图阅读性大幅提升，缺点是要留意别漏了某个 Part 里的引脚。

2.3 连线、网络标签与电源符号：把图的“语义”画对

原理图上一个常见的误区：把所有引脚都用物理导线连起来。对于简单电路当然没问题，但板子稍微大一点，图纸就会变成一团蜘蛛网。正确的做法是：短距离直接连线，长距离和跨页信号用网络标签。

网络标签的规则一句话就能说清：同名即相连。你在图纸左上角打个“UART_TX”的标签，在右下角另一个网络上也打个“UART_TX”，系统就认为它们是同一个网络，不需要画任何一条物理线。这张图看起来清爽，逻辑上又是连通的。

电源符号（VCC、GND）在全局范围内有特殊优先级，不管放在哪一页，所有 VCC 网络实际上都是连在一起的。这就是为什么 GND 不要乱接——一旦你把某个应该隔离的“地”直接画成 GND 符号，整个板子就共地了。我做过一个 4-20mA 电流环模块，模拟部分和数字部分必须要单点共地，如果原理图里所有地都用同一个 GND 符号，后面 PCB 上再怎么分割地平面也是徒劳。这种场景必须用不同的地网络名（比如 AGND、DGND），再在 PCB 布局时通过磁珠或 0 欧电阻做单点连接。

另外还有一个高频提问：“移动原理图元件时，为什么连线会断开？”这是 AD 的默认行为：你用鼠标点选元件直接拖动，连到引脚上的导线并不会跟着拉伸，而是断开。解决办法是：不要直接拖，用 Edit → Move → Drag（快捷键 M+G），或者按住 Ctrl 再拖动元件。它的原理是“拖动”而不是“移动”，AD 会尝试把连到引脚上的线一起拉过来。这个细节虽然小，但每天都会碰到。

2.4 编译与ERC检查：把低级错误扼杀在发布之前

画完原理图，很多人直接就导入 PCB，这是大忌。你要做的第一件事是编译：Project → Compile PCB Project。编译之后，Messages 面板会列出一堆警告和错误，别嫌麻烦，一条条看。

常见的编译报告包括：

• Floating Net Label：网络标签悬空，没有连到任何引脚或导线——多半是拖动元件时标签掉在图纸空白处了
• Unconnected Pin：有引脚没接上，这种在人工检查时经常被漏掉，但要命
• Duplicate Net Name：同一个网络被赋予了不同的名字——系统会认为这是两个网络，导致 PCB 上断了连接
• Pin Type Mismatch：输入引脚接到了输出引脚上，或者引脚类型冲突

编译的作用不是“验证你的电路对不对”，而是“验证你的连接关系是否符合电气规则”。会不会短路、电路能不能工作，是你的设计责任，编译只抓低级错误。但就是这个低级检查，能避免你发出十块废板。

如果想检查得更严格，可以在 Project → Project Options → Error Reporting 里调整规则等级，比如把“网络标签不匹配”从 Warning 改成 Error，强制自己处理到位。我的习惯是：编译必须零 Error，Warning 也要尽量清零，哪怕有些 Warning 不影响功能，也别留着——你不能确定哪一天它会连累其他检查。

2.5 大图纸的分区与交叉引用：复杂的电路要拆着画

原理图画到一定规模，一页纸根本放不下。这时候有两个选择：一是用 Off-Sheet Connector 做多页平铺，二是用 Sheet Symbol 做层次化设计。平铺适合“功能相对独立”的电路，比如一页画电源，一页画主控，一页画接口；层次化设计适合“同一模块反复使用”的场景，比如四路一样的电机驱动，画一个子图放四份。

多页和层次设计有个配套功能，叫 Cross Reference（交叉引用）。它解决的核心问题是：你在第 3 页看到一个“U3”，想知道它在第 1 页什么位置，不用来回翻图纸。AD 可以生成交叉引用报告，或者在原理图上直接标注“U3 位于 Sheet 1, B2 区域”。这个功能对多人协作、大型项目非常有价值，我自己画几十页的板卡时离不开它。

不过，入门阶段别急着上层次设计。先把单页原理图画规范，用好网络标签和分区布局，已经能覆盖 80% 的场景。

3. PCB阶段实战：板框、布局与布线的完整操作

3.1 封装检查与位号标注：转换前的最后一道防线

原理图编译通过后，马上做两件事：统一检查封装和整理位号。

封装检查用 Tools → Footprint Manager。这个表格视图会把所有元件的 Footprint 列出来，一眼就能看出哪个元件没绑封装、哪个封装尺寸可能不对。我遇到过印象最深的一次：某个连接器，原理图符号画的是两排引脚，封装却选成了单排，编译没问题，导入 PCB 时网络对不上，折腾了半天。所以封装检查一定要做，特别是这些高频元件：

• STM32F103C8T6：LQFP48，引脚间距 0.5mm，方向要通过 Pin 1 圆点确认
• CH340G：SOP16，引脚间距 1.27mm，注意电源引脚和晶振引脚位置
• 排针/排母：2.54mm 间距是标准，但 2x20、1x20 这类规格别选错
• 电解电容：注意极性符号和封装直径，5mm 和 8mm 的插件封装完全不一样

位号整理用 Tools → Annotation → Annotate Schematics Quietly。它的作用是把原理图里默认的 U?、R? 这种未编号的元件，自动按顺序编成 U1、R1、R2……这个动作看起来不起眼，但直接决定了 BOM 的清晰程度和装配效率。别在原理图里手动改位号，让 AD 自动排更省事。

3.2 导入PCB与板框定义：从逻辑世界跨进物理世界

封装确认无误后，执行 Design → Update PCB Document。AD 会弹出一个 ECO（Engineering Change Order）对话框，里面列出了所有要执行的变更——新增元件、新增网络。这里的核心操作是：逐条浏览，确认元器件数量对得上、网络数量合理，然后点击 Validate Changes 验证，再 Execute Changes 执行，最后 Close。

如果你导入后 PCB 编辑器里出现一堆叠在一起、位置随机的元件，这是正常的。AD 默认不会帮你摆好，接下来全靠布局。

板框（Board Shape）是 PCB 的物理边界。在 Keep-Out Layer 或者 Mechanical 1 层画好轮廓后，用 Design → Board Shape → Define from selected objects 生成板框。很多同学忽略的细节是：板框必须闭合且没有重复线段，否则后续敷铜、拼版都会出问题。尺寸方面，如果产品有外壳，必须按外壳内腔尺寸预留 2-5mm 安全距离；如果没有外壳，至少留出板框边缘到元件的 3mm 间距，方便后面做拼版和分板。

层叠结构要在设计开始前定下来。两层板和四层板的布线策略完全不同：两层板信号在顶层和底层走，电源靠铺铜解决；四层板通常有完整的内电层（GND 和电源），信号完整性更好。入门项目建议先做两层板，成本低、周期短、也足够应付大部分单片机系统。

3.3 布局实战：功能分区、重心稳定、信号最短

布局是整个 PCB 设计里最考验经验的一步。同样一份原理图，不同人摆出来，板子的性能和可制造性是天壤之别。

我的布局顺序是：

• 先放接口和结构定位件：电源输入、USB、排针、螺丝孔，这些位置基本由外壳决定，必须先定死
• 再放核心器件：主控芯片放中间，晶振紧靠 MCU 的 OSC 引脚，去耦电容放在对应电源引脚旁边
• 按功能模块填充：电源模块一股脑放在输入接口附近，通信接口放在板边，传感器（比如 DHT11）放在需要露出的位置
• 最后调整丝印和整体饱满度：让板子紧凑但不拥挤，元件间距至少满足装配要求

这里解释几个“为什么”。晶振为什么要靠近 MCU？因为晶振信号是高频振荡，走线过长会引入寄生电容和噪声，导致起振困难或频率漂移。去耦电容为什么要靠近电源引脚？它的作用是给芯片提供一个低阻抗的瞬态电流回路，离引脚越远效果越差，甚至形同虚设。这些不是玄学，是电磁兼容的基本常识。

布局时善用 Room 功能。在原理图里，用 Place → Room 把某个模块的元件圈起来，给个名字，导入 PCB 时这些元件会保持在一个 Room 区域内，你可以整体拖动、翻转。对于多模块系统，这个功能能省下大量重复摆放的时间。

3.4 布线规则设置与手工布线：先定规矩，再画线

布局完成，别急着拉线。第一步是设定布线规则：Design → Rules。我给你一套适合新手入门、也适合大多数数字电路的起始参数：

新手布线，我强烈建议手工布线为主，自动布线为辅。自动布线器在简单板子上能跑通，但只要信号稍微复杂一些，它生成的走线往往绕远路、过孔多、还容易把敏感信号带偏。我的做法是：电源和地先用大面积敷铜解决，关键信号（晶振、复位、通信线）手工优先布线，剩下的低速信号线可以试试自动布线，但必须一条条检查调整。

布线时常用的几个快捷键：P + T 进入交互式布线，Shift + W 快速切换线宽，数字键 "*" 在布线过程中切换信号层并自动添加过孔。走线尽量短而直，拐弯用 45 度角，避免 90 度直角和锐角——直角在蚀刻时容易形成尖角，阻抗突变，高频下会产生辐射。电源线有条件就加宽，模拟信号（比如 4-20mA 电流环、传感器信号）要远离数字信号，避免被干扰。

3.5 敷铜、泪滴与DRC：收尾三件套，一个都不能少

布线完成后，还有三件事：敷铜、加泪滴、跑 DRC。

敷铜用 Place → Polygon Pour，网络选 GND。为什么敷铜？一是给地回路提供一个连续的、低阻抗的路径；二是减少电磁干扰；三是节省蚀刻药水、减少板子翘曲——板厂也喜欢你这么做。敷铜之后注意热焊盘问题，大面积敷铜直接连到焊盘会导致焊接时散热太快，焊锡很难润湿，所以 AD 的敷铜默认会用十字花连接，这个设置别随便改掉。

泪滴（Teardrops）是在导线进入焊盘或过孔的位置加一个过渡形状。它的作用是增强焊盘和走线之间的连接强度，避免钻孔时把细线打断，也减少应力集中。Tools → Teardrops，选择 Add，作用对象勾选所有焊盘和过孔即可。

DRC（Design Rule Check）是整个设计交付前的最后一道关卡：Design → Board Rules Check。它会按照你设定的规则，逐条检查线宽、间距、过孔、丝印等所有项目。如果报错，Messages 面板里双击可以直接跳转到问题位置。常见 DRC 错误有：线距过近、走线超出板框、未连接的焊盘、丝印压焊盘。新手第一次跑 DRC 大概率会看到几十个错误，别慌，按严重程度从高到低处理——短路类和间距类必须先改，丝印类可以通过调整文字位置解决。

DRC 清零只是“符合规则”，不等于“性能最优”。规则是一种“及格线”，而真正的设计质量，靠的是你在布局和布线时的工程判断。

4. 常见问题与排查技巧：从编译报错到导出异常

4.1 原理图编译报错：学会让 Messages 教你定位问题

编译报错是新手的第一个拦路虎。很多人看到红色报错就发懵，其实 AD 已经把定位信息给全了：Messages 面板里每一行都包含错误类型、对象、图纸位置，双击一下，视图会直接跳到错误对象。剩下的就是按类型处理。

我给一个快速排查表，全是实测过的场景：

有一种常用技巧：如果某些引脚本来就是空脚（比如芯片的 NC 引脚），但你又不想让编译报“未连接”，可以在原理图里给引脚放置 No ERC 标记。它的含义是“我明确知道这个引脚没接，不要报错”。但注意，No ERC 不能滥用——如果你只是不想处理问题而打标记，后患无穷。

4.2 导出PDF只有部分区域：图纸尺寸和打印范围没对上

热词里很多人问过“AD20 导出原理图 PDF 只有部分区域”，这个问题我当年也卡过。原因其实就两个：

第一，图纸大小和后期的 Print/Smart PDF 范围不一致。你画的电路确实在页面里，但如果页面设置里 Title Block 或边框勾选了不打印，导出的 PDF 就会缺一块。解决办法是：Smart PDF 导出时，在“Properties”步骤确认纸张尺寸与原理图 Document Options 一致，导出范围选择“Current Document”或“All Sheets”。

第二，你在图纸边缘外画了内容。有时拖动元件或者复制粘贴时，对象会被放到图纸边界之外，它们在编辑器里可见，但打印/导出时默认被裁掉。排查方法是：在原理图编辑器里按 V → D（View → Fit Document），看看所有对象是否都在图中。如果有些元件跑到图纸外面，把它们拖回来，或者直接改大图纸尺寸。

另外，PDF 导出成“只有一页但内容是散的”，多半是你在 Smart PDF 里把多个 Sheet 导出成了单页。检查“Area to print”选项，确认是“All sheets”还是“Current sheet”。

4.3 移动元件时连线断开：用对工具，别怪软件

“为什么我一拖动元件，原理图上的线就断了？”这是高频问题，答案是：你用了 Move（移动），而不是 Drag（拖动）。

AD 里两者的区别是：

• Move（M + 选中对象）移动元件时，不携带任何连接关系，导线留在原地，连接自然断开
• Drag（M + G 或选中后 Ctrl + 拖动）会尝试保持引脚的连接关系，导线跟着一起拉伸

为什么 AD 要这样设计？因为“移动”在某些场景下是必要的：你想把一个元件从网络 A 挪到网络 B，断开旧连接反而省事。但大部分时候，你要的是 Drag。多按几次 Ctrl 拖，手感会好很多。还有一个小技巧，拖动元件时光标放在元件引脚上再拖，AD 能更准确地识别连接信息。

4.4 管脚数很多器件的封装：从原理图符号到PCB封装一起管

很多新手遇到“管脚数很多的器件”就头疼，比如 48 脚的 STM32、64 脚的连接器，甚至上百脚的主控芯片。我的经验是：不要慌，AD 有专门的处理工具。

画原理图符号时，可以用“阵列粘贴”一次性生成多行多列引脚：复制一个引脚，Edit → Paste Array，设定行数、列数、间距、增长步长，几十个引脚几秒钟就能排好。关键是引脚编号和引脚名称要对照数据手册逐个核对，这一步省不得。

画 PCB 封装时，有几种便捷路径：

• 如果芯片有官方封装图纸，按数据手册标注的坐标逐个放置焊盘，然后用对齐工具优化
• 如果是从 IPC 标准库生成，可以用 IPC Footprint Wizard，输入封装类型和尺寸，自动生成符合行业规范的封装
• 如果是极不规则的异形封装（比如耳机座、USB 座），可以先在任意 CAD 软件里画好 DXF 图形，再导入 AD 作为参考，手动放焊盘

封装设计有一个高频翻车点：Pin 1 的位置和方向。原理图符号、PCB 封装、实际器件三者必须一致，否则把芯片放反，上电就直接烧。拿 LQFP48 来说，数据手册里通常会标注 Pin 1 在左下角，封装库在 AD 里通常也把原点设在中心，但每次拿到新封装，我都习惯性检查一遍 Pin 1 的象限位置，再检查丝印层有没有加方向指示。别嫌麻烦，烧一块板子的成本远高于检查那两分钟。

4.5 工程卡顿与缓存清理：保持 AD 顺畅工作的小习惯

AD 用久了卡顿严重，主要有几种原因：工程目录里堆积了大量历史输出文件、缓存目录过大、后台自动保存频率过高。我的处理习惯是：

• 每次大操作前手动 Ctrl+S 保存（比如导入 PCB、布局完成、布线完成后各存一次），而不是依赖自动保存
• 定期清除缓存目录，路径在 Preferences → Data Management 里能找到，也可以直接关闭 AD 后删除系统临时目录中 AD 相关的文件夹
• 不要在一个工程里塞太多无关的库和参考文件，工程越干净，编译和更新速度越快
• 如果软件出现界面异常或者库文件刷新不出来的情况，先试重启；重启解决不了的，再考虑重置 Preferences（注意备份）

还有一点想特别说：AD 的老版本偶尔会有“图纸上元件横竖乱跳”的显示 bug，多数是显卡驱动或缓存问题，更新显卡驱动、关闭硬件加速（Preferences → System → GPU Acceleration 调整）通常能缓解。这不是你的电路出问题了，别慌。

4.6 输出生产文件：Gerber、钻孔和BOM一个都不能漏

到了最后一步，很多人以为 DRC 零错误就大功告成了，其实还差一个最关键的动作：输出生产文件。直接发 .PcbDoc 给板厂是不规范的，板厂统一认 Gerber 文件（RS-274X 格式）加上钻孔文件。

输出时注意这几个选项：

• Gerber 格式选 RS-274X，单位用公制（mm），精度选 2:5 或 2:4
• 需要的层：Top Layer、Bottom Layer（两层板）、Top Overlay（丝印）、Top Solder/Bottom Solder（阻焊开窗）、Keep-Out Layer 或 Mechanical（板框）
• 钻孔文件单独输出，格式选 Excellon，单位同样是 mm
• BOM 用 Report → Bill of Materials 导出，包含位号、封装、数量、型号描述，方便后续采购和焊接

输出完成后，最好用 Gerber Viewer（AD 自带或者第三方工具）把文件再预览一遍，确认层都对得上、丝印没有乱码，再压缩发给板厂。这个“最后再看一眼”的习惯，能帮你挡掉至少一半的返工。

最后再分享一个小技巧

每次画完一块板，我都会把工程压缩成 zip，命名带上“项目名_版本_日期”，同时把原理图 PDF 和 BOM 单独拷一份放在同一个压缩包里。三个月后如果这块板子要改版，直接解压就能开工，不用满硬盘翻源文件，也不用问同事“当初那个工程到底存哪了”。

还有一个心态层面的建议：别指望第一块板就完美。我画过几十块板子，照样有改版三次才定稿的项目。从原理图到印制电路板的完整流程，多走几遍，每一步该检查什么、哪里容易埋雷，自然就长在肌肉记忆里了。工具只是手段，真正值钱的是你在一次次打样、焊接、调试里积累起来的判断力。