企业官网建设流程全解析

1. 射频Layout到底在解什么题：从一次驻波比“翻车”说起

前阵子帮朋友救一块带LNA的GPS前端板，原理图完全照抄厂商参考设计，PCB也是拿着参考版图重新拉了一遍，结果灵敏度比原版差了大几个dB，1.575GHz上的驻波比怎么看都不对。LNA增益正常，电源纹波正常，单独测试模块也正常，最后把板子逐段割开量，问题出在滤波器到LNA输入那段走线：比参考设计长了几厘米，中间穿了一个过孔，过孔边上正好有一颗开关电源的电感。这种“原理图看得懂、板子一画就废”的射频板，做硬件的人基本都遇到过，根子往往不在电路上，而在Layout上。

1.1 射频板的走线，跟低速数字线不一样在哪

低速数字板上，一段几厘米的走线可以看成理想导线；到了射频频率，同样一段走线是有分布电容、分布电感、有特征阻抗的传输线。1GHz对应的波长是30cm，二十分之一波长只有1.5cm，这意味着板上走线长度到厘米量级时，它就再也不是“线”，而是电路的一部分了。你把大厂射频参考设计打开看，主信号路径上几乎没有多余的绕行，走线短得近乎“强迫症”，原因就在这里——每多一毫米，就多一毫米分布电感和寄生电容，也多一分阻抗不连续的风险。

另一个关键差异是回流。数字电路里信号电流和回流电流可以在“任意地铜皮”上走，只要地不断就行；射频电路里，回流电流会自动集中在信号走线正下方的参考平面上，哪里阻抗低它就往哪里跑。一旦参考平面被切断或者回流路径被迫绕远，环路面积变大，等效电感上升，轻则增益波动，重则自激振荡。

1.2 一套射频板的核心设计约束

我在评估一块射频板Layout好不好的时候，习惯把需求拆成六类约束，画板时所有决定都围绕它们展开：

这六类约束不是并列关系。对一块具体板子，先想清楚哪个是主要矛盾，再取舍。比如低功耗蓝牙模块，天线和晶振隔离是主要矛盾；WiFi FEM板，PA散热和电源滤波是主要矛盾；Sub-1G抄表模块，窄带灵敏度对电源噪声极其敏感，去耦优先级最高。

1.3 动手前先把这三个问题想清楚

很多射频Layout翻车，不是布线环节出了问题，而是动手前没想清楚。我会先问自己三个问题。

第一，最高工作频率是多少，波长多少。频率决定“多长算长”。2.4GHz下，10mm走线已经超过十分之一波长，必须按传输线对待；但如果做的是13.56MHz NFC天线匹配，普通走线长度基本可以忽略。知道波长后，很多“经验值”才有意义，比如地过孔间距、走线净空范围、屏蔽罩开孔尺寸。

第二，射频链路里哪些节点最脆弱。接收链路的LNA输入是最敏感点，一点噪声耦合都可能让灵敏度断崖式下跌；发射链路的PA输出是强干扰源，它附近的东西都会被“烤”。先标出这些关键节点，后面布局时才有的放矢。

第三，成品结构是什么样。屏蔽罩内空间多大、天线净空区在哪、连接器朝向哪边、板子是装在金属壳里还是塑料壳里。这些直接决定布局边界和走线资源，画到一半再改结构是最痛的事。

2. 层叠与阻抗控制：射频板的“地基”

层叠是射频板的地基，地基打歪了，后面布线再努力也救不回来。我见过不少人拿着两层板画2.4GHz射频板，走线倒是细，阻抗完全没谱，调试时全在跟匹配网络较劲。这里把层叠和阻抗控制讲透。

2.1 叠层方案怎么选

两层板能不能做射频？能做，但有代价。双层板的好处是成本低，缺点是参考地不完整、阻抗难控制。如果板厚1.0mm、1oz铜、FR4，50Ω微带线的理论线宽大约在1.35mm到1.5mm之间。这个宽度在2.4GHz模块上通常可以接受，但如果板厚加到1.6mm，同阻抗线宽会到2.8mm左右，很多小模块里根本拉不开。所以低成本双层射频板一般只用于蓝牙Beacon、简单遥控器这类对指标要求不高的场景，而且强烈建议在关键走线两侧铺地并打地过孔，做成共面波导结构，降低对外辐射和邻线耦合。

四层板是目前射频产品的主流选择，典型叠层是：

• L1：器件面、射频走线
• L2：完整地平面
• L3：电源平面、慢速控制信号
• L4：底部器件、次要走线

这套结构的好处是射频信号层的正下方薄介质就是完整地平面，回流路径短且连续，阻抗控制也容易做到。射频器件和关键走线尽量全部压在L1，L2不布任何线。（说“L2绝对不走线”有点绝对，但射频板里L2每多一根线，就多一个回流被切断的风险点，能不走就不走。）

四层以上叠层更多用于复杂系统，比如带多路射频收发、或者射频和高速数字混装的板子。此时射频信号层可能被夹在两层地之间，走带状线，这种情况下信号被上下两个地平面夹住，屏蔽好但线宽更窄、损耗更大，对过孔换层的要求也更高，一般消费类产品很少这么干，除非是被外部辐射干扰逼急了。

2.2 50Ω微带线的估算与实战取值

射频板最常用的阻抗目标是50Ω单端，特殊情况用75Ω（视频、广播系统）或差分100Ω（如USB、以太网，WiFi的差分射频口也常见）。50Ω不是拍脑袋定的，它是在功率容量、损耗、击穿电压之间平衡出来的工业惯例，所以几乎所有射频测试仪器、滤波器、放大器接口都按50Ω设计。板子上你做多少阻抗，就决定链路里有多少反射。

微带线阻抗的完整计算涉及介质厚度、介电常数、线宽、铜厚、阻焊厚度，工程上直接用Polar Si9000或Saturn PCB Design Toolkit这类工具算，不用手推公式。但我要强调一个容易被忽略的点：FR4的介电常数不是固定4.5，它会随频率变化、随批次变化、随含胶量变化。1GHz时常见的FR4板材Dk约4.3到4.6，到了5.8GHz可能掉到4.1左右，如果仿真时一直用4.5，算出来的线宽会有偏差。对5GHz以上的板子，要么选Dk/Df曲线稳定的高频板材（比如RO4350B、Megtron6），要么用厂家提供的实际层压参数重算阻抗线宽。

不同板厚和介质组合下的50Ω微带线线宽参考（FR4，1oz铜，Dk约4.4，覆盖绿油）：

注意，这是“参考”，不是“标准”。你画板时用计算器算出来的线宽，必须在发板前发给PCB厂家做阻抗确认。正规做法是让厂家在生产板上加阻抗测试条，用TDR实测阻抗是否落在50Ω±10%范围内。我见过太多人画板时不写阻抗要求，板厂默认按最小线宽工艺做，回来阻抗飞到63Ω甚至70Ω，然后一脸懵地调匹配。这件事必须写在工艺说明里。

2.3 阻抗线附近的“猪队友”：净空与参考地

阻抗线本身画对了，如果周围环境不对，照样白搭。最常见的坑有三个。

一是参考地不连续。L2地平面被一条电源走线撕开一条缝，微带线正下方刚好跨过这条缝，回流电流被迫绕行，阻抗在跨缝位置突变。这个问题在射频板里是致命的，而且肉眼很难看出来，因为它表现为“匹配怎么调都对不上”。正确的做法是射频走线下面任何一层都禁止走线，尤其是电源线和数字控制线。

二是走线两侧净空不足。微带线的电磁场不只存在于线正下方，它会向两侧扩展。如果旁边紧贴着一根低频控制线，两者之间的寄生耦合会改变有效介电常数，实测阻抗偏出设计值，还附带额外的串扰。射频走线两侧至少留一个“线宽”的净空，如果两侧要铺地铜，那就不是“铺着就行”，而是要把这个间距当作共面波导的模型参数去计算。

三是覆绿油带来的偏差。绿油的介电常数大约3.3到3.5，厚度十几到几十微米，对细线阻抗影响明显。阻抗计算器里有“Coated Microstrip”模型，输入绿油厚度和介电常数，算出来的线宽和裸线的结果可能差5%到8%。如果你想控制高精度阻抗，要么在计算时把绿油算进去，要么在工艺说明里指定导线开窗（走线不覆盖绿油）。两种做法都可以，但必须统一，混着做会让不同批次阻抗乱跳。

3. 射频器件的摆放逻辑：布局决定布线的下限

布局做得好的射频板，布线通常水到渠成；布局随便放的板子，后面走线再牛也是拧着来。我总结了一句话：布局是在三维空间里先解决“谁挨着谁、谁远离谁”的问题，布线只是把布局定下的关系落到铜皮上。

3.1 布局从射频主链路开始

拿到原理图，别先摆电源、别先摆MCU，先把射频主链路拎出来：天线连接器、滤波器、射频开关、LNA、混频器或收发机、PA，按信号流方向一字排开。原则是“输入侧朝输入侧、输出侧朝输出侧”。

我习惯把天线端口放在板边或角落，让天线连接器直接面对板外。天线之后是滤波器和低噪声放大器，这一段是接收链路的灵魂，距离越短越好。信号流从一个器件出来后，应该能“顺路”走到下一个器件，中间不要为绕开其他元件而被迫拉长。如果发现某一级走线要绕一个大弯，优先重新摆放器件，而不是硬塞一条蛇形线进去。

主链路排好后，再放本振、晶振、电源、控制接口。这里有个很容易犯的错：为了“信号流顺”，把晶振放在了射频主芯片旁边，结果晶振的谐波直接灌进LNA输入或者VCO电源脚。晶振要满足的不只是“靠近芯片”，而是“靠近它对应的引脚”的同时“远离射频信号路径”，这两个约束冲突时，优先远离敏感射频线。

3.2 LNA、PA、晶振：三类易踩坑器件的摆放细节

LNA的输入输出之间要拉开距离，最好在它们之间放一排地过孔。LNA增益二三十dB很常见，输入输出之间哪怕有-40dB的耦合，反馈到输入端也可能引起不稳定。我见过一块板子LNA的输入匹配电感和输出匹配电感靠在一起，中间没有地隔离，结果带内出现毛刺，怎么调偏置都消不掉，最后把两个电感拉开间距才解决。

PA的摆放要同时考虑三个问题：热、大电流、强辐射。PA底下要铺大面积铜皮加过孔阵列散热，散热铜皮不能“犹抱琵琶半遮面”，过孔孔距建议0.8到1.0mm。PA的输出走线要短、要宽，能过足够电流，毕竟PA的供电电流经常到几百毫安甚至安培级。PA输出到天线或滤波器之间的走线是整块板上最强的干扰源，绝对不能和LNA输入、晶振、音频线或者低速控制线并行走太长距离。

晶振的坑更加隐蔽。晶振底下我习惯挖空第一层铜皮，让晶振的金属本体不直接覆盖在铜皮上，减少杂散耦合；但挖空之后，晶振下面一层如果要当地平面，必须保证地平面完整，不能让走线穿过晶振正下方。晶振的负载电容和反馈电阻要靠近晶振引脚，走线远离射频主路径。晶振附近的地铜要用多个地过孔钉进主地平面，防止它成为悬浮的“天线岛”。

3.3 射频区与数字区/电源区的隔离带设计

一块板子上同时有射频、数字和电源，怎么处理它们之间的关系？我的经验是：物理分区，而不是只靠滤波。射频部分集中在板子一角，数字部分放另一角，中间用一排接地过孔做“隔离栅栏”，电源和地平面在分区边界处保持完整，但数字走线不要从射频区域内横穿。

分区之后，跨区信号只有两类：控制信号和电源。控制信号（SPI、I2C、GPIO）尽量走在底层，走线两侧用地过孔伴随，必要时候串接RC或磁珠滤掉高频成分。电源线从电源区进入射频区之前，先在边界处做一级滤波，再进入射频区的电源走线，不要“裸奔穿越”整个射频区。

如果板子必须用手持设备的金属屏蔽罩，布局时还要考虑屏蔽罩焊盘的位置。屏蔽罩焊盘下方要有一圈完整的地铜和过孔，四角最好有主地过孔，不能“屏蔽罩焊盘只是松垮地连了一点地”。屏蔽罩内部建议再分区：接收链路一个腔、发射链路一个腔，两腔之间用屏蔽罩中间的隔墙隔开，隔墙下方的地必须贯通，否则隔离度上不去。

4. 走线和过孔：每个拐角都在跟你说话

布局完了，进入布线。射频布线没有太多花哨的东西，核心就是“短、直、均匀”。我能给出的最实用建议是：先画射频信号线，再画电源，最后才画数字控制线。优先级搞反了，后面一定会被迫绕线，一绕就出问题。

4.1 走线的三条铁律：短、直、均匀

“短”最好理解：任何一段走线都有寄生电感和寄生电容，走线越短，寄生效应越小，受干扰的概率也越小。“直”的意思是尽量减少拐弯，每一处拐角都是一个阻抗不连续点。我见过很多人纠结“能不能走90°角”，其实在射频频段真正影响大的不是90°拐角本身的电感，而是拐角处线宽等效变宽、电场集中带来的寄生电容和EMI。1GHz以上我习惯用45°角或圆弧角，圆弧角更平滑，但加工文件体积会变大。如果实在要拐90°，把拐角外侧切掉一点，保持有效宽度不要突然膨胀。

“均匀”指走线宽度从头到尾保持一致，不要一段粗一段细。微带线从线宽变为焊盘时，相当于特征阻抗突变，信号在这里反射。如果必须从大焊盘过渡到细走线，比如SMA连接器的焊盘接到50Ω线，过渡段要尽量短，最好做锥形渐变。频率越高，这个细节越重要。

射频走线长度不是绝对不能绕。如果需要用电长度做相位匹配，比如差分馈电天线、双路功分器，绕线是故意的“延时线”，这时要用精细的等长控制和阻抗连续性设计，走线绕行也要保持间距一致，避免靠得太近产生耦合。但普通单端射频链路里，绕线只有坏处没有好处，能短就短。

4.2 过孔不是“打个洞就行”

过孔是射频Layout里最容易低估的寄生元素。一个典型的0.3mm钻孔过孔，寄生电感大约0.5nH到1nH，在2.4GHz下的感抗约8到15Ω。对于50Ω系统，这就是一个串联电感，让信号幅度和相位都发生偏移。很多人调匹配调了半天，最后发现是过孔电感在捣乱。

我的原则是：射频信号路径上能不过孔就不过孔，能不换层就不换层。必须换层时，注意三个配套措施。

第一，信号过孔旁边必须紧跟着放回流地过孔。信号从顶层换到底层，回流电流也需要从顶层流到底层，如果旁边没有地过孔，回流电流只能绕到很远的地方寻找换层路径，环路面积剧增。正确做法是信号过孔紧贴一个或多个地过孔，让回流路径最短。对1GHz以上信号，建议信号过孔周围至少放两到三个地过孔，呈品字形包围。

第二，过孔的焊盘要足够大，但反焊盘（anti-pad）也不能太小。反焊盘太小会让过孔对参考平面产生寄生电容，影响阻抗；反焊盘太大又破坏平面连续性。这些参数通常由叠层结构和板厂工艺决定，不用自己拍脑袋，但要在设计规则里设定合理的过孔钻孔到铜的最小间距。

第三，过孔之间要“同生共死”。如果一段射频走线用了三个过孔，这三个过孔附近的地过孔布置要对称均匀，不要有的地方密集、有的地方空缺。换层之后，走线要继续有完整参考平面，不能在某个内层悬空。

4.3 去耦电容的过孔设计：很多人这一步已经输了

去耦电容是电源设计的主角，但电容本身再好，过孔和走线布置不对等于白搭。我见过太多板子，电容离芯片引脚很远，中间还穿了好几个过孔，高频去耦效果接近零。

高频去耦电容（100pF、1nF这类）的核心指标不是容值，而是“整个回路的电感”。电容必须尽可能靠近它要去耦的电源引脚，位置摆好后，电源过孔在电容电源端旁边，地过孔在电容地端旁边，让电流路径形成一个尽可能小的回路。村田和TDK的应用笔记里都有对比图：同样的0402电容，过孔位置和走线方式不同，谐振频率能差出两倍。对射频板来说，这不是优化项，是必做项。

如果是LNA或VCO的电源去耦，我习惯用两级电容：一个大容值（1uF到10uF）负责中低频，一个小容值（100pF到1nF）负责高频，小电容放得更靠近引脚，大电容稍远。两级电容之间不要用细线串来串去，而是各脚直接打孔落到内层电源/地平面上。秘诀是：让每个电容都有独立的、尽量短的回到电源和地的路径，而不是串联成一条“去耦链”。

5. 接地策略：射频地不是“接到GND”就完了

很多人画射频板时，说的最多的词就是“铺地”。但铺地不是目的，给每个信号提供最短、最低阻抗的回流路径才是目的。理解这一点之后，很多接地问题都可以自己判断了。

5.1 单点接地与多点接地：射频里怎么选

低频模拟电路经常讲“单点接地”，为了不让数字地电流污染模拟地。射频电路里完全套用单点接地会出问题，因为射频回流需要的是大面积、低阻抗的连续地平面，把各个模块的地分开再接回一点，等于给回流电流增加了一根长电感。

比较务实的做法是：整板以完整的参考地平面对待，所有地铜皮通过大量过孔扎进这个主地平面；在不同功能区域之间（射频、数字、电源），通过物理分区和隔离带设计来减少互相干扰，而不是把地平面切成几块再单点连接。当安规要求必须做隔离（比如电源初级次级、高压区低压区）时，也不是靠“单点接地”去解决，而是靠爬电距离、开槽和禁止跨线。

这里有个容易混淆的概念：LNA输入匹配的地、去耦电容的地、屏蔽罩的地，都是同一个主地平面，只是接入点不同。地平面的作用是提供统一的低阻抗参考，不是各路信号“各自为战”。

5.2 地平面不是越完整越好，但更不是越碎越好

地平面被走线切割是射频板的最大灾难之一。一条电源线从L2穿过，把L2地平面劈成两半，射频走线刚好走在上方，回流电流过不去，只能绕到走线末端找路，形成一个巨大的电流环。这个电流环就是一个环形天线，既往外辐射，也接收外部干扰。排查这种问题很费劲，因为它在原理图和Layout上都不是“错误”，只是“难受”。

所以四层板的L2层，我会立下一条死规矩：射频模块区域正下方不允许任何非地走线。所有电源线和数字线放到L3，L3是信号分配层，割裂区域只影响电源分配，不影响射频回流。

“地越完整越好”也不绝对。有些时候需要刻意挖空地铜，比如天线净空区、蓝牙天线底下的净空要求、某些匹配结构要求局部无地。这些属于有意为之的挖空，和“无意中被走线切断”完全是两回事。每次在地平面上开一个槽或挖一块铜之前，问自己一句：这个开挖是为了什么？如果答不上来，保留完整地。

5.3 地过孔阵列：缝隙要“钉”住

射频板上的地过孔不只是连通各层，更是在“钉住”地平面之间的电位，让它们在高频下保持等势。间距的经验法则是：小于最高工作频率波长的二十分之一。2.4GHz下，λ/20约为6.2mm，所以地过孔间距不能稀疏到超过6mm；实际工程里我一般按3到4mm排，压得更实。屏蔽罩焊盘周围、射频走线两侧、连接器焊盘周围、板边，都是地过孔的重点区域。

共面波导走线两侧的地过孔也要遵循这个原则。两个地过孔之间的地铜如果距离太远，在某个频率上会形成谐振腔，产生意外的耦合。射频走线两侧的伴随地孔并不是越多越好，但也不能吝啬，间距控制在3mm以内，离走线边缘1mm左右比较稳妥。

还有一个经常被忽略的细节：打过孔的网格间距要和铜皮的“孤岛”情况配合检查。灌铜之后一定要做“死铜”检查（孤立铜皮），任何一小块没有过孔连接主地的铜皮，在射频板上都是潜在的天线或谐振腔。AD里可以设置移除孤岛铜皮，PADS Flood之后同样要查Isolated Copper。

6. 电源完整性与噪声隔离：别让射频芯片吃上“脏饭”

射频链路对电源噪声的敏感程度，超出很多硬件工程师的直觉。LNA的电源纹波会直接调制到射频信号上，VCO的电源噪声会转成相位噪声，PA的电源抖动会变成调制信号的幅度误差。画板时如果不把电源链路当作射频信号链路来设计，后面测试时各种“幽灵问题”都会冒出来。

6.1 电源噪声是怎么混进射频链路的

电源噪声进入射频链路有三条路：传导、辐射、地平面噪声。

传导路径最直观，DC-DC的开关纹波通过电源线到达射频芯片电源脚，直接调制内部放大器的偏置点，最终体现在射频输出上。辐射路径是开关电源的那个SW节点和功率电感，它们会向周围空间辐射电磁干扰，如果射频走线或敏感器件离得太近，即使电源线已经完美滤波，还是会被“隔空灌入”。地平面噪声这条路径最隐蔽，DC-DC开关环路里的电流在地平面上产生压降，这个微弱噪声被LNA的输入参考地拾取，相当于在输入端注入了一个干扰源。

所以射频板上的电源设计，不只是“在原理图里加几个电容”那么简单。Layout上，你要从物理隔离和低阻抗两个方向同时下手。

6.2 从DC-DC到射频负载的电源链路设计

先处理源头。DC-DC转换器的Layout有几个铁律：输入电容、电感、输出电容组成的开关环路面积要尽可能小；SW节点用尽量短的铜皮连接电感，但不要大面积铺铜去“秀肌肉”，因为SW节点上的高压摆率信号每多一平方毫米铜皮，就多一根辐射天线；反馈电阻要靠近反馈引脚，反馈走线远离SW节点和电感。

然后是传播路径。射频板的电源网络建议按“树干”结构走：DC-DC输出先到一级滤波（通常是磁珠加电容组合），再进入射频区。磁珠的位置很有讲究，它负责衰减高频噪声，但自身也有直流电阻，通过大电流时会压降，所以放在对压降不敏感的供电干线上，而不是直接串在LNA这样的高精度模块前面。LNA和VCO的电源建议用单独的LDO或单独的RC滤波支路，不要和数字电路共用一条磁珠支路。

最后是负载端去耦。前面第4.3节说过，高频去耦电容要紧靠引脚布置，这里再补充一个细节：不同容值电容不要并排堆放，而是按“小电容最靠近引脚、大电容稍远”的布局，并且每个电容的电源脚和地脚都直接短路径落孔到平面。射频板的电源完整性不是“加更多的电容”，而是“让每个电容都发挥出它应有的作用”。我见过一块板子，原理图里电源去耦电容加了十几个，Layout时全堆在一个角落里，那是自欺欺人。

6.3 时钟、ADC/DAC和干扰规避

晶振/振荡器产生的时钟信号，既是参考，也是干扰源。晶振附近的地和电源要特别照顾。晶振电源引脚的去耦电容同样要靠近引脚，晶振外壳要接地。时钟走线如果有条件，做包地处理：两侧各有一根地线伴随，每隔一段距离打过孔扎进地平面。时钟走线尽量不要跨越任何分割，因为跨分割意味着回流被切断，环路变成辐射源。

ADC/DAC电路和射频的关系更微妙。采样时钟的抖动会直接变成ADC的噪声底，而时钟抖动往往来自电源噪声。给ADC/DAC供电时，模拟电源和数字电源要分路装配，不能同一个LDO出来一路通吃；采样时钟器件用单独的LDO，去耦同样要靠近引脚。

射频板里的DC-DC谐波问题值得一提。DC-DC的开关频率通常是几百kHz到几MHz，它的高次谐波能延伸到几百MHz甚至几GHz，虽然能量逐次衰减，但如果谐波恰好落在接收频带内，就可能造成灵敏度下降。这个问题的解决不只能靠Layout，还要结合频谱测试：用频谱仪靠近DC-DC区域扫描，确认谐波衰减情况，必要时候在开关节点加RC吸收或改变开关频率。Layout上能做的，是让DC-DC和射频之间保持物理距离，并且让它们之间的地平面保持完整。

7. 射频PCB落地的工具实操：AD、PADS、Allegro里的高频操作

前面讲的都是设计理论和思路，具体到EDA工具里，还有一堆实操细节。用Altium Designer、PADS Layout、Allegro的工程师在射频板设计时，有一些共性的高频操作，我把常用的都过一遍。

7.1 Altium Designer里射频板必做的规则与操作

AD里做射频板，第一步是把PCB规则设置好，不要上来就拉线。在“PCB Rules and Constraints Editor”里，至少要设这几项：

• 线宽规则：为射频网络单独建一个“Width”规则，比如50Ω线宽1.35mm（按阻抗计算器结果填），普通信号线0.2mm，电源线按载流需求设0.5mm以上。AD支持按网络类（Net Class）区分规则，把RF_50、POWER、GND分别设好。
• 间距规则：射频网络与其他网络的安全间距建议不低于0.3mm，数字线之间可以放宽到0.15mm。
• 过孔规则：设定射频信号过孔和地过孔的尺寸，给地过孔单独一类。
• 铺铜连接方式：射频板的地铜连接建议用全连接（Direct），不用热焊盘，因为热焊盘的细辐条在高频下等效于电感。但器件焊盘如果大铜皮直接连接，焊接时散热太快，可能虚焊，所以地铜和器件焊盘的连接方式可以分开设置：焊盘与地铜用热焊盘，过孔与地铜用全连接。AD里可以分别定义“Polygon Connect”的规则。

AD里还有一个高频操作是“铜皮挖空”（Polygon Pour Cutout）。它不是删除铜皮，而是在铺铜区域里挖出一个形状，非常适合做天线净空区、晶振下方挖空、PA散热铜皮过孔阵列周围的空洞。放置方法是在Place菜单下选Polygon Pour Cutout，画好形状，然后重新铺铜即可。

DRC是AD重头戏。走线完成后，按快捷键T+D运行Design Rule Check，重点看Clearance、Width、Un-Routed、Hole Size这几类。在线DRC一定要打开，很多射频板的问题当场就能标出来。我建议每个网络分配一个颜色，RF网络用一种醒目颜色，电源另一种，数字线第三种，布线和检查时的清晰度完全不一样。

7.2 PADS Layout中常用的高频功能与导出

PADS Layout的核心概念是“无模命令”，老工程师都直接键盘敲命令控制，比如输入“d”切换DRC模式和走线显示，输入“r 0.3”把显示线宽设为0.3mm，输入“g 0.25”设定网格。这些命令在画射频板时特别顺手，不用一层层点菜单。

PADS里默认间距的查看和设置路径是：Tools菜单 -> Options -> Drafting，或者Tools -> PCB Editor -> Design Rules -> Default Clearance。射频板的默认间距最好改到0.25mm以上，关键网络单独建Class，再单独设Clearance规则。PADS支持Clearance Matrix（间距矩阵），可以精确指定RF网络与其他网络的最小间距，对射频板和高速数字混装板非常实用。

灌铜方面，PADS的“Hatch”（阴影显示）只是预览，真正灌铜必须执行“Flood”。射频板Flood之后，立刻做Isolated Copper检查，把孤岛铜皮清掉。还要检查灌铜的过孔连接方式和间距，PADS里灌铜与焊盘的连接类型在“Thermal”选项卡里设，和AD一样，地铜与过孔用全连接，与器件焊盘考虑热焊盘。

PADS导出位置图和DXF是结构设计经常要的：File菜单下选择Export，可以导出ASCII、DXF，也可以生成PDF格式的装配图，供生产贴片用。很多人只导出Gerber，忘了导出装配图，结果生产线上靠眼睛找极性，出错率极高。

7.3 Allegro约束管理与常见打开问题

Allegro在复杂PCB设计里用得最多，约束管理器（Constraint Manager）是它的核心。射频板在Allegro里，我会把差分对、等长、线宽、间距规则全部放进约束管理器，统一管理。警告：Allegro的规则如果不设置“Impedance”约束，它只会检查物理尺寸，不会管阻抗目标，所以要在约束里填入阻抗计算器给出的线宽和层叠参数。

快捷键设置：Allegro支持alias和stroke两种方式。在命令窗口输入“alias”可以定义缩写，比如把走线命令alias成“rt”。我习惯自定义几个高频命令的快捷键，布线效率能提升一截。Allegro 17.2及以后版本还有个常见现象：打开.brd文件时不弹出Product Choice选择对话框，直接进入了默认编辑器。原因通常是产品选择器的状态被某个环境变量或注册表锁定。解决方法是检查环境变量“CDS_LIC_ENABLE”或重新执行软件自带的License选择工具，也可以在File菜单里用“Change Editor”手动切换产品模式。

Allegro里做射频板的另外一个重点是差分对和Group走线的等长控制。差分射频走线的等长公差、同组信号间距，都要在约束管理器里设清楚。走线时用“Interactive Phase Tune”命令拉等长，远比手工蛇形线慢速修准确。

7.4 DRC检查：别把检查当走过场

DRC不是“最后跑一遍、没红叉就收工”这么简单。我的习惯是分三次检查：第一次在布线前，检查叠层、规则、过孔设置是否和阻抗要求一致；第二次在布线完成、铺铜之前，检查间距、线宽、未连线；第三次在铺铜并处理完死铜之后，检查铺铜与走线间距、散热焊盘连接方式、钻孔到铜的距离。

第三轮DRC最容易查出真实问题。比如一块板子铺铜后，地铜离某条射频线的距离只剩0.1mm，改变了走线周围的等效介电常数，实测阻抗偏离设计值。这种问题不是“电气短路”，但DRC里间距警告会提醒你。所以射频板的DRC规则要设置得比普通板更严格，不能看着警告是“非致命”就忽略，每一个间距警告都要搞清楚原因。

8. 从图纸到实物：射频PCB的可制造性与工艺校验

设计完成只是一半，另一端是制造。很多设计在电脑里看起来完美，发板后却卡在工艺极限上。射频板的制造环节有四个高频坑：线宽线距、铜厚电流、铜皮挖空、阻焊处理。

8.1 线宽线距、铜厚与电流的关系

普通FR-4工艺线的外层最小线宽/间距通常是0.15mm/0.15mm（约6mil/6mil），高精度可以做到0.1mm/0.1mm（4mil），但良率和成本都上去了。射频板真正需要的不是“更细”，而是“准确的宽度”。0.3mm的线宽在50Ω微带线上很少出现，因为太细了，阻抗会偏高；但0.3mm的这个概念在电源线上很常见，很多人问“PCB 0.3mm能过多少电流”。

按IPC-2221的经验公式，外层1oz铜、温升10℃时，0.3mm线宽大概能过0.4到0.5A；走线很短、散热条件好时短期可以到0.7A左右，但作为长期载流不要超过0.5A。我再给个更实用的对照（1oz铜、外层、温升20℃以内）：

这只是一个工程经验值。实际还要看走线长度、铜厚、环境温度、相邻走线密集程度。射频功放的供电线、LDO输入线，我一般按2到3倍裕量选线宽，并用电源过孔阵列协助分流，而不是只靠一根细线硬扛。

铜厚也是容易被忽略的参数。射频板外层铜厚通常选1oz（35μm），如果为了载流选2oz铜，微带线的线宽和阻抗都会变化，所以换铜厚之后必须重新计算阻抗线宽。

8.2 铜皮挖空与特殊铺铜处理

铜皮挖空在射频板上有几类应用场景：天线净空区要求正反面都不能有铜皮，要用Polygon Cutout和Keepout一起来约束；晶振下方挖空减少寄生耦合；PA热焊盘下方过孔阵列区域外的地铜挖掉一点，让回流更集中。还有一个场景是匹配电路附近：某些匹配网络的微带线需要精确的宽度和净空，旁边如果有一大片随意铺出的地铜，会影响其有效介电常数，所以需要用挖空把边界“切”出来。

挖空不是越多越好。挖空会让地平面不连续，特别是挖空跨过参考平面时，等于给回流挖了一道沟。我见过一块板子为了“天线净空”，在顶层挖了一大块铜，结果底层的射频走线刚好从这块“空”下面经过，回流路径被断掉，性能比不挖还差。正确的做法是，挖空形状要和实际功能严格对应，挖完之后在地平面层再检查一遍，确保没有影响其他走线的回流。

阻焊开窗也是一个经常被忽略的细节。普通板子全部覆盖绿油没问题，但射频板的匹配焊盘、天线焊盘、测试点如果被绿油盖住，焊接和测试都会添麻烦。需要开窗的地方在五金层（Top/Bottom Solder Mask）里画好开窗区域，不画的话默认全盖。另外，精确阻抗线如果要求不盖绿油，也要在阻焊层开窗，并在工艺说明里写明。

8.3 板子回来之后的返工与验证

板子从工厂回来后，第一件事不是上电，而是测量和检查。射频板的调试期，绝大多数问题都能追溯到Layout的某一个细节上。

我会按这个顺序验证：先目检，重点看射频走线的实际宽度、过孔质量、铺铜有没有翘皮、丝印有没有盖住焊盘，特别注意板厂有没有把50Ω走线改细或加粗——这事情真的发生过，板厂因为“阻抗线宽太宽差点短路”擅自改了线宽。然后是阻抗测试，如果做了阻抗测试条，用TDR或者网络分析仪看一下实测阻抗是否在49到51Ω附近；没有测试条时，用矢网测主射频通路的S参数，回波损耗在目标频带上应该明显优于-10dB。上电之后，先测电源轨道纹波和稳定性，再测接收灵敏度和发射功率，同时用频谱仪扫一遍杂散。

如果发现某一级性能不对，优先怀疑的不是芯片，而是Layout。从输入连接器开始，一段一段量驻波、看损耗、查接地，配合原理图核对每一个匹配元件的参考地是否干净。射频调试本质上是给Layout“做体检”，很多问题在图纸阶段就能避免，但既然样品已经回来了，就只能顺着信号路径一层一层扒。

最后分享一个我自己坚持了很多年的习惯：每次发板之前，把Gerber文件导出来之后，再用导入功能重新打开一遍，检查有没有漏层、错位、钻孔文件丢失。同时把板子的版图导出成PDF或者截图，打印出来，用笔把射频主链路从头到尾描一遍，确认每一段都有明确参考地、没有跨分割、没有不必要的过孔。这一步只需要半小时，但它帮我挡掉的废板次数，已经数不过来了。射频PCB Layout从来不是一个“画完就行”的活，它是一个从原理到工艺、从设计到验证都贯穿起来的工作，细节堆够了，板子自然就好用了。