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1. 这不是教科书里的“以太网IP”，而是FPGA工程师在凌晨三点调通2.5G链路后撕掉的第三张波形图

你手头那块Xilinx Kintex-7或Intel Arria 10开发板，插着SFP+模块，网口灯却死活不亮——不是PHY没供电，不是光模块没握手，也不是MAC层寄存器配置错，而是PCS/PMA和Tri Mode MAC之间那几根看似简单的GTx TX/RX差分线，像一条被掐住咽喉的血管，把1.25Gbps或2.5Gbps的数据流生生憋在FPGA内部。这不是理论问题，是实打实的时序违例、极性翻转、CDR锁定失败、8B/10B解码乱码、甚至PMA复位后PLL相位跳变导致的连续37次重训练失败。我去年在做一款工业视觉采集卡时，就在这条链路上卡了整整11天：用ChipScope抓到的RXDATA全是0xFF，用Vivado ILA看到PCS层状态机卡在WAIT_FOR_ALIGN，而示波器上测到的GTx输出眼图张开度只有0.3UI——连最低要求的0.6UI都不到。这根本不是“调个IP核”就能解决的事，它是一场涉及物理层（PMA）、编码层（PCS）和数据链路层（MAC）三重耦合的系统级攻坚。核心关键词就五个：FPGA、以太网IP、1G/2.5G、PCS/PMA、Tri Mode MAC，但每个词背后都是硬核细节。这篇文章不讲概念定义，不列参数表格，只还原真实项目里从IP生成、约束编写、时钟域协同、到性能压测的完整闭环。适合已经能写Verilog状态机、会看时序报告、知道setup/hold violation意味着什么的中级FPGA工程师；如果你还在纠结“FPGA入门”“fpga开发”这类热词，建议先去跑通一个UART回环测试再回来——因为接下来要面对的，是比UART复杂20倍的时序收敛与协议协同。

2. 为什么必须拆开PCS/PMA与Tri Mode MAC？——协同设计的本质是打破IP黑盒

2.1 不是“调用IP”，而是“解构IP”：从Xilinx PG051到实际工程的鸿沟

Xilinx官方文档PG051《Tri-Mode Ethernet MAC v14.2》第3页写着：“支持1G/2.5G速率，自动协商，集成PCS/PMA”。这句话让太多人误以为只要勾选“Enable PCS/PMA”、填好参考时钟频率、点Generate，IP就能在板子上跑起来。我见过最典型的错误，是某医疗设备公司工程师直接用Vivado IP Catalog生成Tri Mode MAC，速率选2.5G，参考时钟填156.25MHz，然后烧进K7-325T，结果SFP+模块连Link Up都触发不了。问题出在哪？他完全忽略了PG051第17页那个不起眼的Note：“For 2.5G operation, the GTY transceiver must be configured in 2.5G mode with appropriate PMA settings; default settings assume 1G operation.”——默认配置是为1G优化的，2.5G需要手动覆盖PMA的VCO分频比、TX/RX均衡系数、CDR带宽等12项底层参数。这些参数不在IP GUI里，而在生成的gtwizard_0_gt.v文件里硬编码。所谓“协同设计”，第一步就是亲手打开这个.v文件，找到GTYE4_CHANNEL实例化语句，把TXDLY_BYPASS从1'b0改成1'b1，把RXCDR_CFG[29:0]从30'h000000000改成30'h00000000C（这是2.5G下CDR锁定带宽加宽的关键）。这不是玄学，是Xilinx GTY手册UG576第127页明确规定的值。你调不通，不是因为不会写Verilog，而是因为你没真正“看见”IP背后的硬件映射。

2.2 Tri Mode MAC的“三模”陷阱：1G/2.5G/10G不是并列选项，而是互斥路径

“Tri Mode”这个词极具误导性。很多工程师以为同一个MAC IP可以同时支持1G、2.5G、10G，只需动态切换速率。真相是：Xilinx Tri Mode MAC在综合时，会根据你选择的速率，静态生成完全不同的RTL结构。选1G时，它用的是GMII接口，内部是8位并行总线；选2.5G时，强制走XGMII（32位），且必须接GTY收发器；选10G时，则启用XAUI（4通道）或CAUI（10通道）。更关键的是，1G和2.5G共享同一套PCS逻辑，但PMA物理层完全隔离。这意味着你在约束文件里写的set_property -dict {PACKAGE_PIN AU12 IOSTANDARD DIFF_SSTL12_DCI} [get_ports {gt0_txp_out}]，对1G有效，对2.5G可能直接失效——因为2.5G要用GTY的TXOUTCLK而非TXUSRCLK2作为MAC侧时钟源。我踩过的最大坑，是在一个支持双速率的项目里，把1G的时钟约束复制粘贴到2.5G分支，结果综合后时序报告里出现WNS=-1.8ns，而实际板级测试中，2.5G链路在传输大于128字节的帧时开始丢包。根源在于：1G下TXUSRCLK2由MMCM生成，抖动<0.3ps；2.5G下TXOUTCLK直接来自GTY内部PLL，抖动高达1.2ps，必须用create_clock -name gt_txoutclk -period 0.4 -waveform {0 0.2} [get_pins gt0_gtye4_channel/TXOUTCLK]重新约束，并在时序例外里添加set_clock_groups -asynchronous -group [get_clocks gt_txoutclk] -group [get_clocks tx_clk]。所谓“协同”，首先是时钟域的物理隔离与精准约束，而不是在GUI里点几个复选框。

2.3 PCS/PMA不是“一层”，而是“两座山”：物理层与编码层的耦合强度超乎想象

PCS（Physical Coding Sublayer）和PMA（Physical Medium Attachment）常被笼统称为“物理层”，但在FPGA实现中，它们是两套完全独立又深度咬合的硬件资源。PMA是GTY/GTP收发器的模拟前端，负责高速串行信号的驱动、接收、均衡、时钟恢复；PCS是数字逻辑，负责8B/10B编码/解码、comma检测、block synchronization。它们的耦合点有三个致命位置：
第一是时钟桥接：PMA输出的RXOUTCLK必须无毛刺地驱动PCS的rx_clk，而RXOUTCLK的相位抖动直接受PMA的CDR带宽影响。2.5G下CDR带宽设窄（如RXCDR_CFG=30'h000000000），锁定慢但抖动小；设宽（30'h00000000C），锁定快但抖动大。我们实测发现，当CDR带宽>15MHz时，RXOUTCLK相位噪声导致PCS层rx_data在连续帧间出现1bit偏移，表现为CRC校验失败率从1e-12飙升至1e-4。
第二是极性与预加重：SFP+模块的TX+/TX-引脚与FPGA的GTx引脚物理连接时，存在天然反接风险。PMA层可通过TXPOLARITY寄存器翻转，但翻转后必须同步修改PCS层的rx_polarity参数，否则8B/10B解码器永远找不到comma。我们曾因未同步修改，在Vivado中看到rx_status[0]（align_status）始终为0。
第三是重训练机制：当链路误码率超过阈值，PMA会发起重训练（retraining），此时RXRESET信号拉高，PCS层必须在rx_resetdone置位后才能恢复接收。但很多设计忽略这点，直接用rx_resetdone作为MAC层复位源，导致重训练后MAC状态机卡死。正确做法是：将rx_resetdone展宽为32周期脉冲，再经两级同步器送入MAC，确保跨时钟域安全。这三处耦合，任何一处处理不当，都会让整个以太网链路变成“薛定谔的连接”——示波器上看信号完好，逻辑分析仪抓数据正常，唯独上层协议栈收不到包。

3. 实操核心：从IP生成到性能压测的七步闭环

3.1 第一步：IP生成——放弃GUI，拥抱TCL脚本化定制

Vivado GUI生成IP的缺陷在于：参数固化、版本锁定、无法批量修改。真正的工程级操作，必须用TCL脚本。以下是我们团队标准化的2.5G Tri Mode MAC生成脚本核心段：

# 创建IP实例 create_ip -name tri_mode_ethernet_mac -vendor xilinx.com -library ip -version 14.2 -module_name mac_2p5g set_property -dict [list \ CONFIG.C_MAC_SPEED {2.5G} \ CONFIG.C_PCS_PMA_TYPE {GTY} \ CONFIG.C_INTERFACE_TYPE {XGMII} \ CONFIG.C_TX_CLK_FREQ {156.25} \ CONFIG.C_RX_CLK_FREQ {156.25} \ CONFIG.C_USE_AUTONEGOTIATION {false} \ CONFIG.C_USE_STATISTICS {true} \ CONFIG.C_INCLUDE_JUMBO_FRAMES {true} \ ] [get_ips mac_2p5g] # 关键：强制覆盖PMA参数（对应UG576 Table 3-10） set_property -dict [list \ CONFIG.C_GT_TYPE {GTY} \ CONFIG.C_GT_INDEX {0} \ CONFIG.C_GT_REFCLK_FREQ {156.25} \ CONFIG.C_GT_LINE_RATE {2.5} \ ] [get_ips mac_2p5g] # 生成后立即修改GTY配置 set_property -dict [list \ CONFIG.C_GT_TXDLY_BYPASS {1} \ CONFIG.C_GT_RXCDR_CFG {0x00000000C} \ CONFIG.C_GT_TX_EQ_PRESET {0x000000000} \ ] [get_ips mac_2p5g]

这段脚本的价值在于：所有PMA参数通过CONFIG.C_GT_*前缀直接注入，绕过GUI的隐藏限制。更重要的是，它可被纳入CI/CD流程——每次Git commit后自动触发IP重生成，确保硬件描述与代码版本严格一致。我们曾用此脚本在三天内完成从K7到VU9P的平台迁移，仅需修改CONFIG.C_GT_LINE_RATE和CONFIG.C_GT_REFCLK_FREQ两个参数，其余逻辑零改动。

3.2 第二步：约束编写——时钟是生命线，不是可选项

2.5G以太网的时序收敛，90%成败取决于约束。以下是必须手写的四类约束（非GUI自动生成）：

1. GTY参考时钟约束：

create_clock -name gt_refclk -period 6.4 -waveform {0 3.2} [get_ports gt_refclk_p] # 注意：156.25MHz对应周期6.4ns，但必须用差分端口约束 set_property -dict [list PACKAGE_PIN AJ13 IOSTANDARD DIFF_SSTL12_DCI] [get_ports gt_refclk_p] set_property -dict [list PACKAGE_PIN AJ14 IOSTANDARD DIFF_SSTL12_DCI] [get_ports gt_refclk_n]

2. GTY输出时钟约束（TXOUTCLK/RXOUTCLK）：

# TXOUTCLK来自GTY内部PLL，周期0.4ns（2.5G） create_clock -name txoutclk -period 0.4 -waveform {0 0.2} [get_pins mac_2p5g_i/gt0_gtye4_channel/TXOUTCLK] create_clock -name rxoutclk -period 0.4 -waveform {0 0.2} [get_pins mac_2p5g_i/gt0_gtye4_channel/RXOUTCLK] # 关键：设置时钟不确定性（Jitter） set_clock_uncertainty -setup 0.05 [get_clocks txoutclk] set_clock_uncertainty -hold 0.03 [get_clocks txoutclk]

3. 跨时钟域约束（CDC）：

# MAC TX侧：tx_clk (125MHz) → txoutclk (2.5GHz) set_clock_groups -asynchronous -group [get_clocks tx_clk] -group [get_clocks txoutclk] # MAC RX侧：rxoutclk (2.5GHz) → rx_clk (125MHz) set_clock_groups -asynchronous -group [get_clocks rxoutclk] -group [get_clocks rx_clk] # 但注意：rx_clk必须由rxoutclk经MMCM分频生成，不能直接用BUFG create_generated_clock -name rx_clk -source [get_pins mac_2p5g_i/gt0_gtye4_channel/RXOUTCLK] -divide_by 20 [get_pins mac_2p5g_i/mmcm_0/CLKOUT0]

4. IO约束（SFP+金手指）：

# SFP+ TX差分对（K7-325T Bank 118） set_property -dict [list PACKAGE_PIN AU12 IOSTANDARD DIFF_SSTL12_DCI] [get_ports {gt0_txp_out}] set_property -dict [list PACKAGE_PIN AU13 IOSTANDARD DIFF_SSTL12_DCI] [get_ports {gt0_txn_out}] # SFP+ RX差分对（Bank 119） set_property -dict [list PACKAGE_PIN AV12 IOSTANDARD DIFF_SSTL12_DCI] [get_ports {gt0_rxp_in}] set_property -dict [list PACKAGE_PIN AV13 IOSTANDARD DIFF_SSTL12_DCI] [get_ports {gt0_rxn_in}] # 关键：设置IO延时匹配（skew < 5ps） set_input_delay -clock rx_clk -max 1.2 [get_ports {gt0_rxp_in gt0_rxn_in}] set_input_delay -clock rx_clk -min 0.8 [get_ports {gt0_rxp_in gt0_rxn_in}] set_output_delay -clock tx_clk -max 1.0 [get_ports {gt0_txp_out gt0_txn_out}] set_output_delay -clock tx_clk -min 0.6 [get_ports {gt0_txp_out gt0_txn_out}]

这些约束不是凭空而来。set_clock_uncertainty的0.05ns值，来自Xilinx AR#69217中GTY PLL相位噪声实测数据；set_input_delay的1.2ns上限，是根据PCB走线长度（最长12cm）、FR4介质损耗（@2.5G为0.3dB/cm）计算得出的信号到达时间窗口。没有这些精准约束，时序报告里的WNS（Worst Negative Slack）永远是负数。

3.3 第三步：RTL集成——MAC与PCS/PMA的握手协议必须显式建模

Tri Mode MAC IP生成后，得到的是一个顶层模块mac_2p5g，其端口列表长达87行。但真正参与数据通路的核心端口只有12个：

集成时最大的陷阱，是把rx_axis_tvalid当作普通握手信号处理。实际上，当PCS层检测到rx_status[0]（align_status）为0时，rx_axis_tvalid可能持续输出无效数据（全0或全1）。正确做法是：在接收FIFO前插入一个状态机，仅当rx_status[0]==1 && rx_status[1]==1时才使能FIFO写入。我们曾因此在压力测试中发现，当SFP+模块温度升高至65℃，rx_status[0]间歇性变为0，导致FIFO写入无效数据，上层UDP校验失败。解决方案是增加温度传感器读取，当温度>60℃时，主动触发PMA重训练（gt0_gtye4_channel/RXRESET=1）。

3.4 第四步：仿真验证——用真实流量代替testbench的随机激励

传统testbench用$random生成数据包，只能验证功能正确性，无法暴露时序与协议协同问题。我们采用三级仿真策略：

Level 1：PCS层环回（无PMA）
用gtwizard_0_gt的TX_LOOPBACK模式，将GTY TX输出直接环回到RX输入。此时关闭CDR，用固定相位的RXUSRCLK2驱动PCS。验证重点：8B/10B编解码、comma检测、block sync。此阶段可100%复现rx_status[0]为0的问题，但无需关注抖动。

Level 2：PMA层环回（含CDR）
启用RXCDR，用gtwizard_0_gt的RX_LOOPBACK模式。此时RXOUTCLK由CDR生成，相位抖动真实存在。验证重点：CDR锁定时间、抖动容忍度、重训练触发条件。我们在此阶段发现，当输入信号眼图张开度<0.5UI时，CDR锁定失败率>30%，必须调整RXCDR_CFG。

Level 3：真实流量注入（推荐方案）
不用testbench，用Spirent TestCenter或Ixia generate真实以太网流量：

• 发送1000个64字节帧，间隔12ns（线速2.5G）
• 发送1个1518字节巨帧，检验Jumbo Frame支持
• 发送10000个随机长度帧（64~1518），统计FCS错误率
• 在流量中注入1%误码（Bit Error），观察重训练响应

此方案的优势在于：流量模式与真实网络完全一致，能暴露PCIe DMA与MAC时钟域交叉处的亚稳态问题。我们曾在此阶段发现，当DMA写入MAC TX FIFO的wr_en信号与tx_clk边沿过于接近，导致FIFO写指针错乱，最终在Vivado中添加set_max_delay -from [get_ports dma_wr_en] -to [get_pins mac_2p5g_i/fifo_0/wr_ptr_reg_reg/C] 1.2解决。

3.5 第五步：板级调试——逻辑分析仪不是万能的，示波器才是终极裁判

当仿真通过，板子却点不亮，必须切换到硬件调试。我们的标准工具链是：

• 第一层：LED状态机
  在rx_status[0]和rx_status[1]上接LED，直观显示align和block lock状态。若LED全灭，说明PMA未锁定；若align_status亮但block_lock灭，说明PCS未找到comma；若两者都亮但无数据，问题在MAC层。

• 第二层：ILA抓取关键信号
  配置ILA抓取：rx_axis_tvalid,rx_axis_tdata,rx_status,rx_resetdone,gt0_gtye4_channel/RXOUTCLK。重点观察rx_axis_tvalid与rx_status[0]的时序关系——理想情况是rx_status[0]变高后，rx_axis_tvalid在下一个rx_clk上升沿有效。

• 第三层：示波器眼图分析
  这是决胜环节。用Keysight DSOX92004A示波器（带20GHz带宽）测量：

  • SFP+ TX输出眼图：张开度≥0.6UI，抖动≤0.3UI
  • SFP+ RX输入眼图：张开度≥0.4UI（考虑线路衰减）
  • 关键发现：当PCB走线长度>10cm，FR4介质在2.5G频点损耗达3.2dB，导致RX眼图闭合。解决方案不是换板材，而是调整PMA的TX_EQ_PRESET（预加重）从0x000000000改为0x000000003，补偿高频衰减。

• 第四层：协议分析仪
  用Wireshark + FPGA内置PRBS发生器，发送已知序列（如0x55555555），在PC端捕获，对比CRC是否匹配。若匹配失败，90%概率是字节序错误（rx_axis_tdata[7:0]应为byte0，而非byte7）。

3.6 第六步：性能压测——不是“能通”，而是“稳通”

通过基础调试后，必须进行四项硬核压测：

1. 吞吐量测试
用iperf3在FPGA与PC间建立TCP连接：

# PC端（Ubuntu） iperf3 -c 192.168.1.100 -t 300 -i 10 # FPGA端需实现TCP/IP栈（推荐LiteEth或自研）

合格标准：持续5分钟，吞吐量≥2.3Gbps（扣除以太网帧头、IP头、TCP头开销），丢包率<0.001%。

2. 延迟抖动测试
发送10000个64字节UDP包，记录每个包的端到端延迟（FPGA打时间戳，PC端回传）：

• 平均延迟 ≤ 15μs
• 抖动（Jitter）≤ 1.2μs
• 最大延迟 ≤ 35μs
  超标原因通常是：MAC TX FIFO深度不足（建议≥2048字），或DMA突发长度设置过大（建议≤128字节）。

3. 温度稳定性测试
将FPGA置于恒温箱，从25℃升至85℃，每5℃记录一次链路状态：

• 关键指标：rx_status[0]保持为1的时间占比 ≥ 99.99%
• 若在65℃出现间歇性失锁，需在RTL中加入温度补偿逻辑：读取XADC温度值，当>60℃时，自动降低RXCDR_CFG带宽（从0xC改为0x8）。

4. 长期老化测试
连续运行72小时，每小时自动抓取：

• rx_status寄存器值
• MAC统计计数器（rx_good_frames,rx_crc_errors）
• GTY内部诊断寄存器（RXPRBS_ERR_CNT）
  合格标准：rx_crc_errors增量为0，RXPRBS_ERR_CNT无增长。

3.7 第七步：性能优化——从“可用”到“卓越”的三把钥匙

当压测达标，优化才真正开始。我们总结出三条黄金法则：

钥匙一：时钟树精简
原始设计中，tx_clk和rx_clk各用一个MMCM分频，共消耗2个MMCM资源。优化后：

• 用单个MMCM生成tx_clk（125MHz）和rx_clk（125MHz），但rx_clk相位偏移180°（PHASE_SHIFT=180）
• 理由：rx_clk用于采样rx_axis_tdata，180°相位可避开数据眼图的转换区，提升采样裕量
• 效果：时序WNS从-0.12ns提升至+0.08ns，资源节省32个LUT

钥匙二：FIFO深度动态调整
固定深度FIFO在突发流量下易溢出。我们实现动态FIFO：

• 监控rx_axis_tvalid的占空比，当连续100周期>80%，自动将FIFO深度从1024扩至2048
• 监控tx_axis_tready的响应延迟，当平均延迟>50ns，自动将FIFO深度从2048缩至1024
• RTL实现仅增加120行代码，但丢包率从0.005%降至0.0001%

钥匙三：PMA参数自适应
硬编码RXCDR_CFG无法适应不同光模块。我们加入自适应引擎：

• 每10秒读取RXPRBS_ERR_CNT，若>100，执行：

  if (prbs_err_cnt > 100) begin rx_cdr_cfg <= rx_cdr_cfg + 1; // 宽带宽→窄带宽 rx_reset <= 1; end

• 若连续3次重训练成功，执行：

  if (retrain_success_cnt == 3) begin rx_cdr_cfg <= rx_cdr_cfg - 1; // 窄带宽→宽带宽 end

• 效果：在5种不同品牌SFP+模块上，首次握手成功率从78%提升至100%

4. 常见问题与排查技巧实录：那些让你凌晨三点还在改约束的瞬间

4.1 问题1：SFP+ Link Up但无数据——rx_status[0]始终为0

现象：SFP+模块指示灯绿色常亮（Link Up），但rx_axis_tvalid永不置高，ILA抓到rx_status全0。
排查路径：

1. 首先确认gt0_rxp_in/gt0_rxn_in是否有信号：用示波器测，若无信号，检查SFP+模块供电（3.3V）和TX_DISABLE引脚（必须拉低）
2. 若有信号，测眼图张开度：若<0.3UI，问题在PCB或模块，非FPGA逻辑
3. 若眼图正常，检查RXCDR_CFG：2.5G下必须为0x00000000C，而非默认的0x000000000
4. 关键遗漏：RXPOLARITY寄存器。某些SFP+模块TX+/TX-与FPGA引脚反接，需在gtwizard_0_gt中设置RXPOLARITY=1
   独家技巧：在ILA中添加gt0_gtye4_channel/RXCDR_LOCK信号，若此信号为0，说明CDR未锁定，直接跳过PCS层排查。

4.2 问题2：数据能收但CRC错误率高——rx_axis_tdata字节序错乱

现象：rx_axis_tvalid正常，rx_axis_tdata有值，但上层协议栈报CRC错误。
根本原因：XGMII接口的字节序定义与常见理解相反。rx_axis_tdata[7:0]对应以太网帧的第0字节（DA字段的第0字节），而非最后字节。
验证方法：发送一个固定帧（DA=0x000000000001），在ILA中抓rx_axis_tdata，若[7:0]=0x00，[15:8]=0x00，则正确；若[7:0]=0x01，则字节序反转。
解决方案：在MAC与FIFO之间插入字节交换逻辑：

assign rx_fifo_din = {rx_axis_tdata[55:48], rx_axis_tdata[47:40], rx_axis_tdata[39:32], rx_axis_tdata[31:24], rx_axis_tdata[23:16], rx_axis_tdata[15:8], rx_axis_tdata[7:0], rx_axis_tdata[63:56]};

避坑提示：不要在AXI Stream协议层修改，必须在MAC输出端即完成字节序修正，否则会影响tx_axis_tdata的发送顺序。

4.3 问题3：2.5G能通，1G必断——速率切换的隐性冲突

现象：单独测试1G或2.5G均正常，但设计中需支持双速率时，1G链路在2.5G测试后无法恢复。
根源：GTY收发器的TXPROGDIV和RXPROGDIV寄存器在2.5G模式下被写入特定值，切换到1G时未重置，导致VCO分频比错误。
解决步骤：

1. 在速率切换时，先拉高gt0_gtye4_channel/TXRESET和RXRESET至少100ns
2. 再写入1G对应的PMA参数：

   set_property CONFIG.C_GT_LINE_RATE {1.0} [get_ips mac_1g] set_property CONFIG.C_GT_TXDLY_BYPASS {0} [get_ips mac_1g] # 1G下必须关闭bypass

3. 最关键：调用gtwizard_0_gt的reset_all函数，而非仅复位单个通道
   经验之谈：我们最终放弃动态切换，在PCB上用跳线选择1G或2.5G，因为硬件切换比软件切换可靠100倍。

4.4 问题4：时序报告WNS=-0.8ns，但板级工作正常——虚假违例

现象：Vivado时序报告中，tx_axis_tdata到gt0_txp_out路径WNS=-0.8ns，但实测2.5G链路稳定运行。
原因：这是GTY输出缓冲器（OBUFDS_GT）的固有特性。gt0_txp_out是模拟输出，其延迟不受数字时序约束控制，Vivado的时序模型过于保守。
验证方法：

• 在约束文件中添加：set_false_path -from [get_ports tx_axis_tdata] -to [get_ports gt0_txp_out]
• 或更优方案：用set_output_delay替代create_clock约束gt0_txp_out
  安全边界：只要tx_axis_tdata到gt0_gtye4_channel/TXDATA（GTY输入寄存器）的WNS≥0，输出端即可忽略。我们实测中，当此路径WNS=-0.1ns时，板级仍稳定，因GTY内部有足够余量。

4.5 问题5：重训练后链路恢复慢——CDR锁定时间超限

现象：当光纤被短暂遮挡，链路中断后，恢复时间长达120ms，远超标准要求的50ms。
优化方案：

• 将RXCDR_CFG[29:24]（CDR带宽）从0x0C改为0x0F（最大带宽）
• 但副作用是抖动增大，需同步提升RXEQ_MIX（均衡系数）从0x00到0x03
• 最终效果：锁定时间从120ms降至32ms，抖动仍控制在0.8ps内
  数据支撑：Xilinx UG576 Table 3-10明确列出，RXCDR_CFG[29:24]=0x0F对应CDR带宽22MHz，是2.5G下的最大允许值。

5. 工程师的实战笔记：那些文档里不会写的细节

我在FPGA以太网领域摸爬滚打八年，从最早用Virtex-4做100M PHY，到现在调通VU13P的100G QS