企业官网建设流程全解析

PCB做久了你会发现，真正决定一块板子成败的，往往不是原理图设计得多么巧妙，而是Layout阶段的每一个细节处理。画板这活儿看着像“连线”，实际上是在布一幅约束密度极高的“电路地图”——电流怎么走、信号怎么回流、热量怎么散、干扰怎么躲，全都得在拉线之前想明白。这篇总结我把这些年画PCB时踩过的坑、验证过的方法、常用的规则参数一次性整理出来，涵盖从叠层设计、布线规则、电源处理到AD、PADS、嘉立创EDA这些工具的实操细节，希望能给正在做硬件或者刚开始接触Layout的朋友一些参考。

1. PCB Layout整体设计思路与前期准备

1.1 先定叠层，再谈布线

很多人画板子上来就拉线，结果拉到一半发现参考平面被切断、阻抗没法控制、板厂说层压结构做不了，全是返工。我的习惯是开工第一步先把叠层定死，这比什么都重要。

叠层设计的核心是给信号电流安排好“回家”的路。任何高速信号都必须紧贴一个连续的参考平面，通常是地平面，这样才能保证回流路径最短、环路面积最小。四层板最常见的方案是Top-GND-Power-Bottom，信号走顶层和底层，中间两层完整平面。如果成本敏感、密度不高，双层板也能做，但要注意尽量保证底层地平面的完整性，关键信号不要跨分割。

层叠厚度这事也别嫌麻烦，直接问板厂要常用叠层参数。以常规四层板1.6mm总厚度为例，常见压合结构是：

• Top层铜厚1oz，介质层厚度约0.2mm（PP片）
• 内层GND和Power，通常用1oz或0.5oz铜
• 芯板厚度约1.1mm左右
• Bottom层铜厚1oz

这个参数直接影响阻抗控制。比如你要做90欧姆的差分线，表层微带走线，线宽线距大概在5/5mil到6/6mil之间，但不同板厂的PP介电常数有差异，最靠谱的做法是把阻抗需求直接写进加工说明，让板厂帮你调线宽。千万不要自己闷头算完就觉得万事大吉了，板材批次不一样，最终阻抗能差出好几欧姆。

还有一个容易被忽略的点是铜厚对走线载流能力的影响。外层1oz铜厚，1mm线宽大概能过1A电流，这个估算值大家都听过，但实际还要考虑允许温升。温升10度以内，1oz铜厚1mm线宽过1A是安全的，如果环境温度高或者散热差，老老实实加宽走线或者铺铜处理。

1.2 规则驱动：把DRC当“编译”用

写代码要编译，画板子要跑DRC（设计规则检查），这俩本质一回事。AD20里的DRC功能非常强大，但前提是你会配规则。

我的规则表通常这样设：

间距规则（Clearance）：普通信号之间6mil起步，信号到板边40mil以上，高压区域按安规要求单独设。如果是BGA扇出，4mil到5mil的间距能做，但这属于“高难度动作”，板厂良率会下降，成本也上去。常规工艺能放宽就放宽。

线宽规则（Width）：普通信号线5mil到6mil，电源线按载流计算来。这里特别推荐AD里的“Min/Max/Preferred”三重设置。Min告诉DRC最小不能低于多少，Max用于电源和地线限制最大线宽防止铺铜时无脑加宽，Preferred是常规走线时的默认值。

过孔规则（Via）：常规信号过孔12mil钻孔/24mil焊盘，电源过孔适当加大到16mil钻孔/30mil焊盘。BGA区域用激光盲孔的话，跟板厂确认最小孔径和盘中孔工艺，这个千万别自信。

铜皮挖空（Keepout）：热词里提到的“AD20中PCB板铜皮挖空”，分两种情况。一种是规则性的，比如天线区域的净空区，用Keepout层画好禁布区，铺铜时自动避开；另一种是局部挖空改善散热或阻抗，直接选中铜皮按Delete或者用Slice Copper把铜皮切掉。注意挖空后一定要重新铺铜，并且检查死铜（Dead Copper），否则会出现碎铜引发天线效应，EMS测试直接挂掉。

规则设好之后，每完成一版走线就全量跑一次DRC。AD20里Design Rules Check可以输出报告，开短接检查（Short-Circuit）、未连接检查（Un-Routed）、间距违规（Clearance），这三项是标配。任何报错都要“清零出厂”，不要心存侥幸说“这个错后期再改”，后期一定会忘。

1.3 布局阶段要想清楚的三件事

布局的好坏直接决定布线的顺畅程度。很多新手喜欢边布局边布线，结果元件挪来挪去，走线像蜘蛛网。我的流程是：原理图分模块 → 按模块框布器件 → 局部微调 → 锁定布局 → 再走线。

布局阶段有三件事必须想清楚：

第一，热源和敏感器件的隔离。电源芯片、功率管这类发热大户，要靠近板边放在容易散热的位置，并且远离运放、ADC、传感器这些“怕热”的器件。热风会通过空气和铜皮传导，芯片参考电压漂移起来你查一天都查不到原因。

第二，连接器的方向。板对板连接器、排针排母、接插件的方向决定了整板走线的大方向。我见过太多板子，布局时没注意连接器方向，结果所有信号线都要绕一圈才能到达目的地，本来可以走直线的愣是绕出了天线。

第三，可制造性。元件方向要统一，特别是二极管、钽电容、电解电容这类有极性的器件，丝印极性标记要清晰可读。回流焊时，元件长轴方向尽量与过炉方向一致，防止立碑。手工焊接的话，周围留出足够的操作空间，别把两个贴片电容怼得太近，焊台都伸不进去。

2. 布线规则与关键载流计算

2.1 线宽选型：0.3mm线宽到底能过多少电流

热搜里有人问“PCB 0.3mm能过多少电流”，这个问题的标准答案是：要看铜厚、允许温升和环境散热条件。

我按工程上常用的IPC-2221经验公式来计算。公式是：

I = K × ΔT^0.44 × A^0.725

其中I是电流（安培），K是系数（外层走线取0.048，内层取0.024），ΔT是允许温升（摄氏度），A是导线截面积（平方密耳）。

听着复杂，实际算一个例子就明白了。0.3mm线宽，1oz铜厚（约35μm），截面积换算一下大概是0.3mm×0.035mm=0.0105平方毫米。1平方毫米=1550平方密耳，所以A≈16.3平方密耳。环境温升10度、外层走线：

I = 0.048 × 10^0.44 × 16.3^0.725

10^0.44大概是2.63，16.3^0.725大概7.5，乘起来0.048×2.63×7.5≈0.95A。

也就是说，0.3mm线宽在1oz铜厚、温升10度条件下大约能过0.9到1A电流。听起来还能用，但你别忘了这是在理想条件下的连续直流电流。如果是脉冲电流或者高频交流，还要考虑趋肤效应的影响；如果板子在一个发热严重的密闭机箱里，温升远不止10度，电流能力要打折。

所以我的实际操作建议是：

• 信号线（mA级别）：0.2mm/0.3mm都无所谓，信号电流本来就小，主要看工艺下限
• LED驱动、继电器控制这类百毫安级：0.5mm起步
• 1A到2A的电源线：1mm以上，并且铺铜或者加宽处理
• 3A以上：别靠走线硬扛了，直接上铺铜或者开窗加锡

铜皮厚度在电源路径上的作用被严重低估了。内层0.5oz的铜皮，载流能力是外层1oz的一半左右，所以大电流路径尽量走表层并且铺铜。

2.2 走线要求与关键信号处理原则

走线要求说来说去，核心就是三句话：缩短关键路径、保证参考平面连续、控制串扰和干扰。

具体到不同信号，有不同的处理方式：

高频时钟信号：走线越短越好，尽量走在内层夹在地平面之间，减少对外辐射。时钟线两侧加地孔隔离，别跟其他信号平行长距离走线。现在很多MCU的晶振引脚旁边会建议放一个地孔，这就是给时钟信号的回流提供“贴身护卫”。

差分信号：等长、等距、同层走线。等长的容差一般控制在5mil以内，线距由阻抗决定。差分对之间尽量少打过孔，过孔本身会破坏阻抗连续性，如果实在绕不开，成对打过孔并做好回流地孔。

模拟信号：模拟信号最怕的是数字地线上的噪声“串门”。布局时把模拟区域和数字区域物理隔开，地平面分区处理，单点连接在ADC芯片底下，避免模拟地和数字地大面积重合。ADC/DAC这类混合信号芯片，数据手册里一般有明确的Layout指导，照做就行。

复位、中断这类敏感信号线：远离电源开关节点（如BUCK的SW引脚）、电感下方、高压走线和时钟线。有必要时加100pF到1nF的对地电容，滤掉毛刺。

还有一条特别实用的要求：避免在电感正下方层走敏感走线。开关电源的电感是强磁场辐射源，正下方任何信号线都可能被耦合噪声。有条件的话在电感正下方铺一块完整的地铜皮并打过孔到主地，相当于一个屏蔽层。

走线转角也有讲究，尽量用45度角或者圆弧，别走90度直角。不是说90度一定不能用，而是在射频和高速场合，直角的外角会产生电场集中，造成EMI隐患。AD软件里按Shift+空格可以在45度、90度、圆弧角之间切换，养成习惯用45度走线。

2.3 电源布线：先规划拓扑，再考虑怎么连

电源布局布线在整板设计里占据最高优先级，因为电源一旦没做好，所有电路的噪声指标都要跟着崩。

开关电源（BUCK、BOOST、反激）的Layout有几个铁律：

功率回路最小化。高di/dt的环路是EMI的主要来源。以BUCK为例，输入电容、上管、下管、输出电感这四个器件组成的开关回路面积要尽可能小。操作上就是输入电容紧靠芯片的VIN与GND引脚，功率管（或者集成MOSFET的芯片）紧靠输入电容，形成面积最小的“热回路”。

SW节点（开关节点）铺铜面积要合理。SW节点的电压在不停跳变，既是近场辐射源，又是传导噪声源，所以铜皮不能铺太大，够载流就行，同时要远离反馈电阻、FB走线这类敏感网络。

反馈走线远离开关节点。FB引脚的走线要细，从输出电容处单独走线到芯片FB引脚，中途不要靠近SW和电感。反馈分压电阻的位置要靠近FB引脚，让FB走线尽量短。这条做反激电源尤其关键，光耦、TL431、反馈绕组的Layout直接决定环路稳定性。

低压差线性稳压器（LDO）相对简单，输入输出电容就近放置即可，注意GND引脚的单点连接，别让输出大电流在GND引脚上产生压降影响参考。

另外，电源层的分割要谨慎。很多设计师喜欢把Power层切成3.3V、5V、12V几个岛，分割本身没问题，但高速信号不要跨越分割的电源层，因为回流路径会被迫绕行，形成大环路。如果你必须跨分割走信号线，那就在跨越位置加一个桥接电容，给回流电流搭一座小桥。

3. 高精度电路Layout：ADC/DAC、电流镜与高低压隔离

3.1 ADC/DAC电路的三大天敌：时钟抖动、电源噪声、地弹

热词里有个“ADC/DAC电路设计：规避时钟抖动与电源噪声的3个PCB布局要点”，这个点非常核心。ADC/DAC的位数越高，对Layout越敏感，12位以下的随意点可能无所谓，16位以上你在Layout上偷的懒，全部会变成性能测试里的ENOB（有效位数）下降。

要点一：时钟要近、要干净。ADC的采样时钟抖动会直接恶化信噪比（SNR）。时钟源（晶振或有源振荡器）要就近放在ADC时钟引脚旁边，走线尽量短，不要过孔，或者少过孔。时钟线两边包地，加地孔隔离。别把时钟线和数字信号总线平行走线，串扰进去的噪声会被采样电路“完美”拾取。

要点二：模拟电源和数字电源物理隔离。ADC芯片通常有AVDD和DVDD两种供电引脚，板上要分两路供电，各自滤波，电容就近接地。有些设计用磁珠或0欧电阻在芯片处单点连接模拟地和数字地，这做法可行，但前提是地平面不能被撕裂。我的习惯是芯片底下的地平面保持完整，不做分割，模拟地和数字地在ADC芯片的exposed pad处自然汇合。

要点三：模拟输入信号完整性。差分输入要等长、对称布线，尽量靠近。单端输入的话，信号走线的参考平面要连续，信号源和ADC之间的抗混叠滤波器要靠近ADC输入引脚。这个位置的RC滤波电容的地，要接到ADC的模拟地，别随便接到附近数字地过孔上。

3.2 电流镜匹配：版图上的对称哲学

电流镜匹配是模拟版图里最容易考出“差距”的考点。核心技术就两个字：对称。

电流镜的两个管子需要完全相同的环境，电学参数才能匹配。Layout上的具体要求包括：

共质心布局。如果两个管子是相同尺寸，就并排紧贴放一起。如果是大尺寸管子需要拆成多指并联，那就用叉指结构，把两个管子的指交错排列，比如ABBA或ABAB结构，保证工艺梯度影响均摊到两个管子上。

虚拟器件（Dummy）。阵列两边各加一排不参与工作的虚拟管，让有源管子的环境边界一致。这就像篮球比赛的替补球员，虽然不上场，但让场上队员周围的环境更均匀。

匹配管保持方向一致。MOS管的电流方向受应力影响，方向不一致会引入失配，所以所有管子取同一方向布局。

匹配管周围不要走大电流线。大电流产生的磁场和热会破坏匹配精度。还有，匹配管上方不要铺厚铜皮或者走过热的电源线。

如果你是做分立器件搭的电流镜，PCB上的对称思路也是一样的：对管的位置要对称，走线长度对称，温度梯度对称。差分对的核心就是“环境一致”四个字。

3.3 高低压隔离PCB：安规间距与爬电距离

高低压隔离板子的Layout，第一条就是间距够不够，这跟画板水平无关，是安规红线。

隔离间距分两个维度：电气间隙（Clearance）和爬电距离（Creepage）。电气间隙是两点间最短直线距离，爬电距离是沿着绝缘材料表面的距离。隔离电压越高，两个值要求越大。比如220VAC输入的开关电源，初次级之间通常要满足6mm以上的爬电距离。

Layout上做高低压隔离有几个实操技巧：

在板上画一条隔离带。用Keepout层或直接在丝印层画出一条物理分隔线，高压侧和低压侧各自布线和铺铜，中间区域完全禁布。这条隔离带同时也是后续打高压测试的“安全通道”。

Y电容跨接初地次级地。为了抑制共模噪声，开关电源一般会在初次级之间加Y电容。Y电容的位置要靠近变压器放置，并且布线路径要短、宽。注意Y电容两端的安规距离，不能因为跨接了电容就把隔离间距缩短了。

变压器下的铺铜处理。磁芯下方的PCB铺铜，一般建议挖空或者只做小面积铺铜，防止涡流损耗导致铜皮发热。同时变压器的初级绕组和次级绕组之间的耦合电容也要控制，铺铜不当会恶化EMI。

隔离电源的Layout做得好不好，直接体现在传导辐射测试数据上。如果你做的是医疗设备或者工业控制，这类安规要求更高的场景，直接对照UL/IEC 61010或60335的标准来查间距表，别自己凭感觉估。

4. 常用EDA工具实操：AD、PADS、嘉立创EDA与Allegro

4.1 AD20：从铜皮挖空到Gerber转换

Altium Designer是目前国内硬件工程师最常用的工具之一，社区资源多、上手快，而且AD20版本在交互式布线和DRC体验上提升明显。

铜皮挖空操作：版图上如果有个地方不想铺铜，比如天线净空区、螺丝孔周围、高压隔离带，可以用“Place → Keepout → Track”画一个闭合禁布区，然后“Tools → Polygon Pour → Pours Manager”里重新铺铜，铜皮会自动让开。如果仅仅是手动挖掉某块铜皮，选中铜皮后用“Slice Polygon Pour”工具切一块出来，按Delete删除，效果立竿见影。注意挖空之后务必检查是否形成了孤岛铜皮，孤岛会变成辐射天线。

DRC检查：AD20的DRC入口在“Design → Rules Check”，运行前先确认规则设置完整。常用规则里有一项“Un-Routed Net”是检查整板有没有没连上的网络，这个必须开。我最常用的快捷键是“T + D + R”快速跑DRC，跑完看Message面板，Filter里分类查看错误类型。修复完一个错误，重新跑一次DRC，反复直到清零。

导入Gerber转PCB：有些客户或者第三方只提供Gerber文件，没有源工程，这时候需要“File → Import → Gerber”导入。导入后每层会变成一个个独立的元件形状，想编辑会非常痛苦。我的处理方式是：先导入Gerber，核对各层显示是否正确，然后用“File → Import → Export to PCB”或借助第三方工具把Gerber转成PCB图档。这一步转换后，网络信息往往丢失，只适合做查看和简单标注，不适合做改动。如果不幸需要改版，最好找原设计文件，或者狠下心用Gerber在CAM工具里手动修。

AD软件画PCB时走线没有中心点怎么开？这个热词问的应该是在布线时走线起点没有显示那个“×”或“+”的中心标记。快捷键是“Shift + H”切换抓取中心点模式，或者在Preferences里把“Cursor Type”改成“Small 90”，也可以先按一下“End”刷新视图。很多时候只是显示问题，但抓取中心点没开的话，走线起点会偏半个焊盘，密集板上容易拉错线头。

4.2 PADS Layout：覆铜平滑半径与文件报错

PADS在消费电子和部分车电领域的使用率很高，因为它的交互式布线和覆铜功能确实好用，但初次接触会觉得很多操作“反直觉”。

覆铜平滑半径（Smooth Radius）：在PADS Layout里，用“Copper”画覆铜区域后，可以通过“Edit → Modify → Copper”选中覆铜，在Properties里设置Corner Radius，让转角变成圆弧过渡，减少锐角电场集中。做高压板或者射频板时，“平滑半径”这个参数对电磁兼容反而是有贡献的。

默认间距怎么看：在“Tool → Options → Design”标签页，可以看到Clearance的默认设置。PADS的规则管理跟AD思路不同，它是基于“Clearance Set”的，同一个网络对可以指定不同的间距规则。你要检查两个网络之间的间距，直接打开DRC（Ctrl+Alt+V）选择“Clearance”，输入网络名就能看到最严的约束值。

PADS的PCB文件提示报错自动关闭：这问题遇到过好几次，通常是文件版本不兼容或者库文件路径丢失导致程序崩溃。我的处理流程是：先尝试用“File → Import → ASCII”导入低版本ASC文件，绕开直接打开HRB文件；如果文件本身损坏，找一下自动备份文件，PADS默认在安装目录下有个Backup文件夹，或者按“Ctrl+B”进入备份恢复界面。养成随手备份的习惯能救你很多次。

4.3 嘉立创EDA、Cadence与Allegro的配合

嘉立创EDA这波国产软件做得相当不错，尤其是配合嘉立创自家的打样工厂，直接从软件下单、看实时价格，一体化流程对个人DIY和快速原型验证特别友好。画PCB的基础操作不复杂：打开EDA编辑器，先从元件库拖元件进原理图，画好后“设计 → 导入PCB”，在PCB编辑器里拖入板上，设置好板框后就可以布线了。它内置了常用元件库和封装，省去自己画封装的功夫。新手建议直接在嘉立创EDA的教程中心里过一遍，半小时就能上手。

Cadence Allegro和PADS类似，是工业界的老牌工具，尤其在高速板、复杂BGA板设计上统治力很强。很多公司要求“Cadence封装导入PCB”，实际上就是从Cadence的库文件（.dra/.psm/.pad）导入封装库。如果你拿到的是一份Allegro的.brd文件，想转成AD格式，用AD的“File → Import → Allegro Design”即可，但注意转换后部分铺铜和规则可能丢失，必须重新核查后再出图。

Allegro打开文件时会遇到“没有弹出Allegro PCB Designer Product Choice”的情况，这个多半是License配置问题。到环境变量里检查LICENSE路径是否正确，或者用软件自带的License Manager重新配置。如果是别人给的文件打不开，先确认对方的Allegro版本是否比你高，高版本文件低版本软件默认打不开，让同事导出低版本或者用16.6版本打开后另存为低版本。

4.4 位号图、拼板与工艺文件的输出

出图是整个Layout流程的收尾环节，很多人不重视，但工厂拿到你的文件能不能顺利干活，完全看这一步。

位号图（即元件装配图）用于工厂贴片时人工核对和维修时查位置，“位号图PCB”确实是热词。AD里生成方式是“File → Assembly Outputs → Assembly Drawings”，可以输出Top和Bottom两个面的元件位号图。设置时注意位号字体大小要可读，位号不能覆盖焊盘，否则贴片机光学识别受影响。更好的做法是在装配层（Assembly Top/Bottom）里单独调好位号位置，导出PDF发给工厂。

Gerber文件输出：AD的输出中心是“File → Fabrication Outputs → Gerber Files”，关键设置包括：格式选RS-274-X（含内嵌孔径信息的格式）；勾选你要输出的层（Top、Bottom、Top Overlay、Bottom Overlay、Top Solder、Bottom Solder、Top Paste、Drill Drawing、Drill File）；精度选2:5格式，也就是0.01mil的整数和小数位数，保证坐标精度足够。钻孔文件单独输出“NC Drill Files”，格式用Excellon，单位选毫米或者英寸要跟板厂约定一致。

拼板设计：不同PCB如何拼板是生产效率和成本的关键。同款小板拼板最常见，用“Edit → Special Paste”可以做阵列拼板，或者直接在板框外画V割线（V-CUT）或邮票孔连接。异形板拼板要加邮票孔，板与板之间留1.5mm到2mm间距，在半孔边上打上几个0.8mm或1.0mm的邮票孔，掰开后边缘就不是很整齐。拼板后的外形尺寸越大，板厂材料利用率越低，费用越高，合适的拼板尺寸在50×50mm以上、250×250mm以内。

Allegro PCB背面的绿油露铜处理：这指的是Allegro里在背面做露铜开窗，通常用于散热或者接触点。方法是在背面的对应位置画一块铜皮，然后在Solder Mask层（通常为Bottom Solder）也画同样形状，一般做法是直接在未定义soldermask区域时，用Shape加在soldermask层的负片区域里，生成后该区域就没有绿油覆盖。关键是要检查露铜区域跟其它铜皮的安全间距，露铜做大了会导致短路。

5. 常见问题排查与避坑实录

5.1 资料转换与软件兼容余量的坑

平时打样最多的坑基本都出在文件转换环节。

AD导入Gerber再转PCB，这个流程转换后网络属性几乎全丢，如果你需要修改，手动连线会很崩溃。我的建议是：尽量要源文件，要么就导出ODB++给板厂处理。

Cadence封装导入PCB的时候，如果封装上的焊盘编号跟原理图的脚位对不上，导入后DRC会报大量“Missing Pin”错误。处理方式是先检查封装库里的Pin Designator（1、2、3…），再跟原理图的引脚名对照，两者必须完全一致。

内存条的SPD参数需要配合PCB设计调整吗？这个问题问的其实是DDR布线中的调优。SPD（Serial Presence Detect）里存的是内存时序和容量参数，理论上是颗粒级别的，不直接受PCB影响。但DDR布线的阻抗、等长、参考电压（VREF）设计会影响信号质量，如果板材或布线偏差大，可能在高速下出错，需要BIOS里调整驱动强度或ODT值来补偿，这属于系统级调优，不是改SPD能解决的。做DDR模块的时候，Layout工程师跟硬件工程师、BIOS工程师之间一定要留好这个沟通窗口。

5.2 工艺与制造层面的坑

板厂投诉最多的几类问题，我遇到过我也有责任：

最小线宽线距跟板厂工艺不匹配。嘉立创常规工艺是4mil线宽线距起，但这不代表你做4mil一定没问题。板厂实际能稳定做4mil，但良率会下降，如果你的板子密集区不多，尽量统一做成6mil以上，省下的沟通成本远大于那点布线方便。

过孔到焊盘的距离过近。钻孔有个位置公差，过孔离焊盘太近容易把焊盘钻破，导致虚焊。AD里规则检查可以通过设置“Hole Size”和“Hole to Hole Clearance”来规避，常规不要小于8mil。

金属化半孔（邮票孔）设计错误。拼板用的邮票孔，孔径一般在0.5mm到1.0mm之间，孔边到板边的距离要控制好，太近了掰板时容易开裂掉铜。这个我踩过一次：邮票孔离板边只有0.3mm，板厂做出来边缘铜皮脱落了一批，直接报废，后来统一改成0.8mm孔径、0.4mm孔边距。

嵌埋铜块：功率板上为了增强散热，会做嵌埋铜块工艺，就是在PCB内部嵌一块厚铜块，让热量从顶层直接导到底层。做这类板子时，铜块周围的走线和过孔要提前留出空间，铜块区域的层叠结构要单独跟板厂确认，不然铜块边缘会顶到旁边的走线层。

5.3 几个系统级排查思路

板子做回来之后，调试中遇到的很多现象，往Layout上找原因往往有奇效。

现象一：电源纹波大，示波器上毛刺多。先别急着换芯片，看一眼输入电容到芯片VIN引脚的距离。如果芯片的VIN引脚和GND引脚之间没有就近的MLCC去耦电容，或者去耦电容跟引脚之间走线过长，高频开关电流会串联走线电感，表现出来就是纹波超标。在VIN和GND中间最靠近引脚的地方补焊一个1uF的0402电容，通常立刻见效。

现象二：板子工作不稳定，有时跑飞有时正常。如果软件排除了逻辑问题，多半是电源跌落或者复位信号受干扰。检查复位引脚周围有没有靠近时钟线或电源开关节点，如果有，在复位引脚对地加一个100nF电容，强行滤掉毛刺试试。

现象三：EMI辐射超标。传导辐射超标优先查输入滤波电容位置和Y电容；辐射超标优先查时钟走线、排线、接口线缆附近的地分割。示波器探头端的环路尽量缩小，探头用弹簧地针测试，别拿鳄鱼夹长地线到处测，测出来的数据全是假的。

现象四：板子在特定温度下不正常。热胀冷缩导致细微的开裂或者接触不良，检查BGA焊盘、过孔附近是否有应力集中的设计。这个时候去查板子加工工艺记录，看看是不是孔铜厚度偏薄。

5.4 位号整理与文档归档

一个项目做完，Layout部分的交付文档至少要包含：

• Gerber文件和钻孔文件（含Gerber说明）
• BOM清单（含位号、封装、值、数量、品牌建议）
• 坐标文件（Pick and Place，用于SMT贴片）
• 位号图PDF（Top和Bottom）
• 原理图PDF和源工程
• 板框DXF

这些文件打包命名时标注好版本号和日期。做电子硬件这件事，文档管理比画板本身更能体现专业度。版本迭代最忌讳的是“最终版”后面再加“真正最终版”，我见过太多因为文件名混乱导致做错版本板的惨案了。

根据我个人经验，画PCB这件事根本没有“精通”这个终点。就算画了十几年板子，每次遇到新电源方案、新传感器接口、新封装工艺，该查手册还是要查手册，该跑仿真还是得跑仿真。但基础的东西一定要牢：叠层怎么定、回流路径在哪、滤波电容怎么放、间距规则怎么设，这些做扎实了，板子成功率基本有保障。如果你还在学AD或PADS，不要急着追求操作速度，先把每一步操作背后的“为什么”搞清楚，遇到问题才有能力绕过去。