企业官网建设流程全解析

入行做硬件这些年，我见过不少工程师拿到RJ45网口的第一反应，就是在PCB上“咔嚓”挖掉一大块铜皮，理由是“增强隔离”。但用集成变压器RJ45的时候，这个动作大多数情况下是个错误。集成变压器方案里磁隔离在连接器内部就已经完成了，你真正要解决的是信号回流和地平面连续性问题，而不是靠挖空来“感觉良好”。前阵子我用Altium Designer做了一块带两路千兆网口的板子，把布局重新梳理了一遍，正好把集成变压器RJ45网口布局里的3个关键细节详细聊一下。

本文面向的读者是做嵌入式、通信板卡或者电源板硬件设计的同学，不论你是刚接触PCB Layout的新人，还是被EMC测试反复折磨的“老油条”，这几个细节都能直接用在你的项目里。我会把每个关键选择背后的道理讲清楚，再附上AD里一步一步的操作，方便你直接照着做。特别是那些已经习惯“挖空PCB”的小伙伴，这篇文章尤其建议看完。

1. 项目背景与设计思路

1.1 集成变压器RJ45与传统分离式方案的本质区别

传统网口设计是“RJ45座子 + 独立网络变压器（比如HR601680这类）+ PHY芯片”，三个东西分开放。独立变压器体积不小，布局时要在板上专门给它留一块位置，而且变压器两侧分别是线缆侧和PHY侧的参考地，地分割处理起来非常麻烦。

集成变压器RJ45则走了另一个路线：把脉冲变压器、共模电感、阻抗匹配电阻全部塞进连接器壳体内，PCB上只需要放一个元件位。这样做最大的优势是减少了PCB占用面积和装配工序，也降低了高频信号在“连接器到变压器”这段走线上辐射的风险。对Layout来说，你只需要保证从PHY差分引脚到RJ45对应引脚的走线短而整齐，整体设计难度其实比分离式方案低一截。

两类方案的对比我整理成了一张表，方便你快速判断：

我个人的判断是，在对板面积敏感、装配效率要求高的产品上，集成变压器RJ45基本是首选。唯一要注意的是这类连接器的长度比普通RJ45要长，结构设计时要提前留好空间。

1.2 网口布局的本质：信号回流才是核心

很多人在RJ45区域纠结“挖不挖空”，其实是把重点放错了。网口布局的本质问题有两个：第一，PHY和连接器之间的差分信号必须有连续、完整的参考平面；第二，外来干扰（静电、浪涌、共模噪声）要有明确的泄放路径，不能让能量在PCB上乱窜。

我用一个比较生活化的类比解释一下：信号回流和电流一样，不会因为前方没有铜就走不动，它只会选择更大面积的寄生电容“偷偷”流回去。一旦你在网口下方挖空，参考平面断裂了，回流信号就得绕很大的圈子，绕出来的回路面积变大，天线效应增强，EMC测试时辐射值直接飘红。挖空这个操作从“隔离”的出发点来看是解决了某些问题，但副作用是把信号质量问题放大了一倍。

因此我这几年的经验是：除非有明确的安规要求或者特殊结构限制，集成变压器RJ45网口下方不建议做大面积挖空。需要做的是把地平面理顺、把机壳地和电路地接对、把中心抽头挂准。这三点对应着后面要详细讲的三个关键细节。

1.3 一句话回答：“到底要不要挖空PCB？”

先把结论放在前面：集成变压器RJ45方案下，不要再习惯性挖空RJ45下方的PCB。除非你的产品有明确的电气隔离距离要求，比如需要满足2kV以上隔离耐压，并且结构上无法满足安全间距，才需要做局部挖空或开槽处理。普通以太网通信场景，网口下方保持完整的地铜就对了。

这句话我几乎在每个项目评审会上都要重复一遍，因为这句话能避免后续一连串令人头大的问题：走线阻抗不连续、眼图闭合、辐射超标、网口误码率升高。

2. 关键细节一：布局位置与方向，直接决定EMC成败

2.1 网口必须“贴边放”，但别忽略弹片接地

集成变压器RJ45在PCB上不是一个可以随便挪的元件。机箱结构通常决定了网口必须贴在板边，这个大家都懂。但“贴边”不是把这个连接器随便摆到板边缘就完事，有几个细节很少有人注意到。

首先，连接器金属外壳的接地弹片和安装螺钉孔，要尽可能多地与PCB板边地铜接触。如果连接器有四五个接地引脚，不要只接一两个，尽量全部连到板边的地环上。我曾见过一块板子为了好看的布局，把RJ45周围的地铜给“切”得很窄，结果ESD测试时放电枪在网口位置一打，静电直接顺着信号线跑进了PHY，把芯片打挂了两块。后来把连接器外壳引脚全部加宽走线连到地环，问题再没有出现过。

其次，网口的金属外壳引脚和内部信号引脚在封装里往往靠得很近。Layout时一定要保证外壳接地引脚到地平面的连接路径非常宽、非常短，最好直接打过孔到主地平面，而不是绕一圈再接地。这个和“就近接地”原则是一样的：泄放路径越短，干扰能量越不容易耦合到内部信号上。

2.2 PHY、变压器区域、RJ45三者如何排成一条直线

虽然集成变压器的磁芯在连接器内部，但PHY芯片和RJ45之间仍然存在着物理上的“信号通道”。高速差分信号从PHY引脚出来后，理想情况是一条近似直线到达RJ45后方引脚，中间不打折、不绕圈、不离散。

布局时我的习惯是：把RJ45固定在板边，PHY芯片放在离RJ45后方引脚20到30毫米左右的位置，让PHY和RJ45之间的连线区域保持空旷。这个距离不是拍脑袋定的——太近了，RFI隔离空间不够，PHY的工作噪声容易直接耦合到连接器；太远了，差分走线过长，插入损耗增大，1000BASE-T的信号质量会明显下降。

RJ45的朝向也需要注意：连接器的插口面要伸出板边，这是机械结构要求；而连接器后方的元件区，要给差分走线、匹配电阻、中心抽头RC元件留出足够的空间。有些空间紧凑的板子喜欢把PHY放在RJ45旁边甚至夹在两个并排RJ45之间，这种做法我会坚决避免。两路网口靠在一起时，PHY芯片之间要保持合理间距，防止串扰；如果板内空间受限，至少保证每个PHY到自己的RJ45走线尽量独立，不要交叉。

2.3 AD中摆件到位的具体操作

在Altium Designer里摆网口，我是按下面这个流程来的，稳定且效率高：

1. 先把PCB板框画好，确定网口在板边的精确位置坐标。在AD中用 Edit > Origin > Set 设置好原点，移动器件时直接在Properties面板里输入X、Y坐标，保证连接器与板边对齐。

2. 锁定RJ45。选中连接器后，打开Properties面板，在General选项卡里勾选Locked，防止后面拖动板卡时不小心把它带偏。

3. PHY芯片放在距离RJ45后方引脚20到30毫米的位置，先不用追求精确，放个大概位置。用对齐工具Align Top 或 Align Center，把PHY的引脚方向和RJ45的引脚方向对齐，这样出线方向一致，后面的差分对布线会非常顺畅。

4. 在原理图中使用交叉选择功能（Tools > Cross Select Mode），可以快速在原理图和PCB之间定位到PHY、网口以及相关的电阻电容，把这几个元件作为一个整体，框选后统一移动。这样比逐个摆快得多，也不容易漏。

提示：不要为了追求“直线摆放”而把PHY的引脚方向强制掰到不自然的方向。比如PHY芯片的差分引脚朝右，而RJ45在PHY的左侧，你非要在两者之间绕一圈线，那就违背了“最短路径”的初衷。摆件时宁可换一个封装旋转角度，也不要让信号线绕弯。

3. 关键细节二：中心抽头的去向，比想象中讲究

3.1 中心抽头：一个引脚两种身份

集成变压器RJ45内部有四对差分线（对应四对网线），每对差分线所对应的变压器绕组都有一个中心抽头引脚引出来。也就是说，除了四对差分信号引脚之外，你还会看到4个中心抽头引脚，以及若干外壳地引脚。这些中心抽头不是摆设，它们的接法直接影响共模噪声的抑制效果。

中心抽头在电路中有两种身份：线缆侧中心抽头和PHY侧中心抽头。对集成变压器RJ45来说，这两个身份的引脚都在同一个连接器上，各自的去向不同。PHY侧中心抽头通常要接去耦电容到PHY的模拟电源或直接接地；线缆侧中心抽头则要接Bob Smith匹配网络。搞反了或者干脆悬空，网口共模噪声会非常大。

3.2 Bob Smith匹配网络：从原理到参数

Bob Smith匹配网络是网口设计里绕不开的一个词。它的作用是给线缆侧的共模噪声提供一个低阻路径，让干扰在进入变压器之前被泄放到机壳地，而不是顺着差分线耦合到PHY。

标准的做法是：所有线缆侧中心抽头通过电阻汇接到一个公共节点，再从公共节点通过高压电容接到机壳地。电阻常见取值是75欧姆，高压电容常见取1nF/2kV，具体数值要参考PHY芯片手册。

以千兆网（四对线都用）为例：四对线的中心抽头各接一个75欧电阻，四个电阻的另一端并在一起，然后接一个耐压至少2kV的电容到机壳地。这样做既给网线本体的共模干扰提供了泄放通道，又保证了隔离耐压要求。

Layout时Bob Smith的电阻电容必须放在RJ45后方引脚附近，从中心抽头引脚出来先到电阻再到公共节点，尽量让走线成“星形”汇聚，不要一串一串地连。因为这些元件的走线承载的是共模噪声泄放路径，走线太长相当于在天线上加了尾巴，EMC测试时会在那个频段上出现意外的辐射尖峰。

3.3 PHY侧中心抽头的去耦方向

PHY侧中心抽头的处理，不同PHY芯片要求略有不同。有的要求接去耦电容到3.3V，有的要求直接接模拟电源。最容易的检查方法就是打开PHY芯片手册，找到Ethernet Magnetics / Transformer Center Tap那一节，照着手册接。

最常犯的错误是：中心抽头就近大面积直接连到地平面，或者用一根细线拉很远去接去耦电容。正确的做法是在中心抽头引脚旁边放一个0.1uF陶瓷电容，走线先经过电容再到电源或地。这个去耦电容的位置比容值更关键，放得离引脚越近，高频去耦效果越好。电源网络（比如3.3V）在这一脚上的连接要单独拉一根短而粗的走线，不能蹭到旁边差分对的线。

3.4 集成方案下的“隐性走线禁区”

你可能会觉得，既然变压器、共模电感都在RJ45内部了，PCB上的走线应该很轻松了。实际上PCB上有一段“隐性走线”——从RJ45引脚到PHY引脚之间的差分对，它承担了原来分离式方案里“变压器到PHY”甚至“变压器到RJ45”两段走线合二为一的角色。这意味着这段走线如果不加注意，会比分离式方案更容易出问题。

我自己对这段走线的要求是：差分对内等长误差控制在5mil以内，距离尽量对齐；差分对之间保持至少3倍线宽的间距；整个差分对长度尽量控制在600到800mil以内，超过1200mil就需要重新审视布局。实测在1000BASE-T模式下，差分走线过长并且过孔数量超过两个时，眼图会明显变差，偶尔还会出现协商掉速的情况。

4. 关键细节三：净空与挖空的边界，别把参考平面“挖”没了

4.1 挖空的真正目的与副作用

既然开篇就说了“别再挖空PCB”，这里还是要把道理讲透。挖空这个动作本身是为了满足电气隔离或阻抗要求，但在网口布局里，大多数人挖空其实是在模仿分离式变压器的地分割处理。集成变压器RJ45内部已经完成了初次级隔离，PCB上再挖空就属于重复劳动，而且还会引入新的问题。

挖空带来的最大副作用是破坏参考平面连续性。差分信号需要下方完整的铜层作为回流参考，你把铜挖掉了，回流电流就找不到近距路径，只能沿着地平面边缘绕行。绕行的结果是回路面积变大、辐射增加、信号质量下降，严重的会让1000BASE-T在20米网线长度下出现大量CRC错误。

4.2 什么时候才真该“挖”

有一种情况线下是明确要开槽的：当RJ45两侧分别属于两个必须物理隔离的地系统，比如机壳地和电路地之间有耐压要求，且结构上无法通过隔离带满足时，可以在两层地平面之间开一个物理隔离槽。注意，这种开槽是“分割地平面”，不是“挖掉一大块铜”，两者的区别很关键。分割地是在两个地之间划出一条细长的隔离缝隙，缝隙两边各自保持完整的地平面，而不是把一大片地全部挖空。

另外，RJ45连接器下方如果有无件引脚会顶到连接器壳体，或者连接器本身需要挖沉板安装，这种情况下因结构需要的挖空是必须的。但这种挖空要尽量小，以刚好让开结构件为原则，不能顺手把参考平面一起挖掉。

4.3 Keepout、禁布区与隔离带的AD实现

在Altium Designer里，处理网口区域的净空和隔离带，我推荐这么做：

如果需要在RJ45外壳周围留出安装净空区，不摆放元件，使用 Keepout Layer 画一个闭合的矩形或异形区域。在 Keepout 区域内的元件和走线会自动报警。不过要注意，Keepout区域并不会阻止地铜铺进来，你还得在需要禁止铺铜的位置放置 Polygon Cutout，或者直接给这块区域指定一个“No Copper Pour”的自定义规则。

如果是做机壳地与电路地分割，正确操作是先在不同网络之间放置足够宽的物理间距，再画一条由禁布层限定的隔离缝。隔离缝的宽度建议在20到40mil之间，太窄了加工精度风险高，太宽了又容易让跨分割走线绕远。隔离缝要沿着RJ45连接器下方的中线走，让连接器的机壳地引脚和PHY侧的电路地引脚分别落在隔离缝两侧。

集成变压器RJ45的封装里，机壳地引脚和信号引脚很可能在同一排。这种情况尤其要注意：不要把机壳地直接连到整片电路地铜皮上然后期望隔离缝生效，一定要在原理图阶段就把机壳地网络和电路地网络区分开，单独给机壳地留一个“孤岛”铜皮，再通过高压电容桥接到电路地或大地。

提示：做地分割时，不要在隔离缝下面再铺一小块“桥接铜”。很多工程师为了让机壳地与电路地乖乖连在一起，会在隔离缝中间放一个0欧电阻位。如果0欧电阻不是设计意图，这个桥接位置就是地噪声和干扰进入数字地的通道。实在需要跨分割连接，先问自己：这条路径上流的是什么信号？有没有低频回路？想清楚了再动手。

5. AD(Altium Designer)实战：完整的网口布局布线流程

5.1 前期准备：原理图、封装与叠层

动手Layout之前，先把原理图和封装检查一遍。集成变压器RJ45的引脚号并不统一，不同厂家的型号引脚排列可能有变化。放置器件时一定要对照数据手册核对引脚定义：四对差分线（1/2、3/6、4/5、7/8）分别接到了PHY的哪个差分对，中心抽头是哪几脚，外壳地是哪几脚。

叠层设计上，四层板是最常见的。以1.6mm板厚为例，推荐叠层为：顶层（信号层）、内层一（地平面）、内层二（电源平面）、底层（信号层）。这样顶层走差分线时，参考平面就直接是第二层完整的地铜，回流路径最短。如果板子是六层板，把地平面放在第二层和第五层，差分信号尽量避免跨平面。

AD里的Layer Stack Manager可以快速设置叠层。我习惯在布线前先把阻抗规则加进去：在Design > Rules > High Speed > Differential Pairs Routing里，新建一条针对差分对网络的规则，目标阻抗设为100欧姆，线宽和间距根据叠层计算。对于1.6mm四层板、内层地平面且表层介质厚度约0.2mm的情况，5mil线宽、8mil间距可以接近100欧姆差分阻抗，具体数值一定要用SI9000或Polar等工具核算。

5.2 布局实操：从板边到PHY的几步定位

1. 先放RJ45。双击元件，在Properties里输入板边坐标，锁定。这一步确定了整个网口区域的参考原点。

2. 放PHY。以RJ45后方引脚为起点，在20到30毫米处放置PHY。打开PCB面板，选中PHY后按空格键旋转，使PHY的差分引脚朝向RJ45。如果PHY的引脚分布在四边（QFP/BGA封装），优先选择朝向RJ45的那一排引脚作为差分出口，其余引脚做控制线走线。

3. 放置中心抽头相关的电阻电容。把Bob Smith电阻（四个75欧）、高压电容、PHY侧去耦电容，全部拖到RJ45引脚附近。摆放原则：Bob Smith电阻一字排列在中心抽头引脚的同一侧，电阻的公共端点朝向高压电容；高压电容靠近公共节点后，再通过粗短走线连到机壳地网络。

4. 放置其他小元件，比如PHY的电源去耦电容、配置上下拉电阻、时钟晶振。晶振要远离RJ45和PHY的差分引脚，两者间距我一般做到100mil以上，避免时钟谐波耦合到网口。

5.3 规则设置：差分对与间距约束

在原理图中提前为差分对网络命名是个好习惯，名字里统一加后缀“_P”和“_N”。这样在AD的PCB里可以用 Differential Pair Editor 一键导入差分对。

Design > Rules 里需要设置几个关键规则：

• 差分对规则：目标阻抗100欧姆，线宽5mil（以你的叠层计算值为准），线间距8mil。AD的Differential Pair Routing规则里会同时给出耦合间距和与其它网络的间距，这里填的数值直接影响走线时的实时检查。
• 间距规则：所有网口相关网络与其它信号网络的间距至少10mil，RJ45外壳地网络与信号网络间距建议做到20mil以上。
• 走线宽度：普通信号线5到6mil，电源线15到20mil，外壳地线尽可能宽，最好能做到20mil以上甚至全覆盖为铜皮。

设置完这些规则，走线时按“T + I”快捷键（Interactive Differential Pair Routing）拉差分对。AD会实时检查阻抗/间距是否违规，绿色是安全，红色会立刻提示。

5.4 布线顺序与地铜处理

网口区域的布线顺序我会严格按优先级来：

第一优先级：差分对。从PHY差分引脚到RJ45差分引脚，两根线等长、平行、紧密耦合。走线过程中不要换层，不要过孔；万不得已非要换层，成对打两个地回流过孔紧贴信号过孔旁边。

第二优先级：中心抽头和去耦电容走线。这些线要短，经过电容后再接入电源或地。

第三优先级：PHY芯片的电源、时钟、MDIO/MDC等管理信号。普通信号走线尽量不要从差分对之间穿过，也不要平行贴近差分对超过300mil。

地铜处理是整个流程里最容易忽视的一步。在布线完成后，按“P + G + A”（Polygon Pour）铺地铜时，要检查RJ45区域的地是否被“切”得太碎。如果发现外壳地引脚落在一个孤零零的小铜块上，和小铜块之间只靠一根过孔连接，这就不合格了。至少要保证外壳地引脚一出来就能打到连接主地平面的过孔，或者直接铺上足够宽的地铜过孔阵列。

5.5 检查清单：布局完成后的5个自查点

1. RJ45到PHY的差分对长度是否控制在800mil以内？
2. 中心抽头电阻电容是否都靠近RJ45引脚，走线走线是否超短？
3. 差分对下方参考平面是否完整，有没有被走线或过孔挖断？
4. 机壳地网络和电路地网络是否在PCB上完全区分并在正确位置桥接？
5. 网口周围是否有其他高速信号或时钟信号近距离平行走线？

这五点每一点都能在后期EMC测试中变成一个大坑。建议每次布局完成后按这个清单过一遍，比自己凭感觉检查靠谱得多。

6. 常见问题与排查技巧实录

6.1 高频问题速查表

6.2 我踩过的三个坑

第一个坑，就是文章标题说的“挖空”。早年间做一块带四路网口的通信板，当时为了给网口区域做所谓的“隔离”，我把RJ45下方的顶层和底层地铜全挖了，结果RE测试在125MHz附近飙出一串毛刺。反复查了很久才发现就是挖空惹的祸——回流信号没路可走，只能顺着PCB边缘绕一个大圈，这个圈就是一根巨型天线。后来恢复地平面，只在机壳地引脚周围留了小范围净空，辐射值下降明显。从那以后我再也不在集成变压器RJ45下面乱挖了。

第二个坑，是中心抽头的高压电容离RJ45太远。有次板子空间紧张，把Bob Smith电路的高压电容放到了板子另一侧，走线绕了大半个板子。产品在实验室跑ESD时，网口PHY被打坏过两次。分析波形后发现，共模电流通过中心抽头后没有就近泄放到机壳地，反而沿着那条长走线一路冲进了PHY。把高压电容挪回RJ45引脚附近，并且让公共节点到电容的走线宽度加大到15mil之后，ESD通过率大幅提升。

第三个坑，是差分对走线为了绕开一个电容多绕了400mil。当时想着绕一下无所谓，结果测试时发现千兆链路在50米网线下偶发断流。用TDR测了阻抗曲线，在绕行段出现了一个明显的阻抗拐点。后来调整布局，把电容挪到差分对之外，差分对重新走直线，问题彻底消失。这说明集成变压器方案里，RJ45到PHY那段走线依然需要像对待高速差分信号一样苛刻对待，任何绕行都在牺牲信号质量。

最后分享一个我沿用至今的小习惯：每次画完网口区域，我都会把地平面的铜皮显示切成半透明模式，从顶层到底层走一遍“透视眼”检查。重点看差分对正下方是不是每一寸都是完整地铜、外壳地过孔是不是密集、机壳地与电路地是否泾渭分明。这个习惯帮我避开了很多“当时感觉没问题、测试时才发现问题”的雷区。集成变压器RJ45并没有那么难搞，把布局的3个关键细节做对了，这块板子的网口基本就不会给你找麻烦。