企业官网建设流程全解析

第一次在背板走线上看到28.05Gbps这个数字时，我心里其实很没有底。板卡仍是那块熟悉的FMC子卡，接口也还是那排高密度连接器，但信号速率从旧的10.3125G一下子跳到了28G量级，原先那些“差不多能跑”的设计处理全都变得不可信。为了把系统从VITA 57.1老规格升级到VITA 57.4 FMC+，并真正通过28Gbps信号完整性测试，我前后花了六周，期间还烧掉了一块测试载板。这篇内容适合正在做FPGA高速采集、JESD204B接口、PCIe Gen4或100G以太网光口前端的硬件工程师，尤其是那些打算把手头FMC设计升级到FMC+却又不确定该从哪下手的同行。

1. FMC时代的问题：为什么57.1满足不了28Gbps

1.1 能跑10G不代表能跑28G：速率翻倍的连锁反应

先说一个容易误解的地方：VITA 57.1标准本身并没有一刀切地说“最高只能到10Gbps”，但在实际工程里，按57.1常规做法设计的载板与子卡互连，到了28Gbps几乎都会出问题。旧板子在10.3125Gbps光模块速率下，眼图还能勉强张开，可把速率拉到28.05Gbps再看，眼图完全闭合，误码率停在1e-6上下，压根不能用。

为什么会这样？因为28Gbps NRZ信号的奈奎斯特频率是14GHz，这个频点上的损耗和反射约束，和10G时代的12.5G是完全两个世界。普通FR4板材在14GHz处的插入损耗轻易超过-15dB，如果再加上过孔残桩、连接器引脚处的阻抗不连续、AC耦合电容焊盘寄生电容，整条链路的预算早就透支了。

FMC连接器在57.1时代的设计侧重点，是机械可靠性、引脚密度和通用管理总线，并没有为多通道28Gbps高速串行信号做专门的返回路径优化。高速收发器引脚之间的地针分布、差分对的位置、对噪声隔离的要求，都是按中速率场景设计的。信号速率一上来，这些隐藏的问题就全部暴露了。

1.2 什么业务真的需要载板与子卡之间跑28Gbps

有人会问，什么样的项目才会被逼着去挑战28Gbps的FMC互连？就我这次的项目来说，需求来自一块高速数据采集卡：

• 板载ADC的JESD204B接口，线速率直接到28.05Gbps，FPGA需要通过FMC+连接器收下ADC数据。
• 同时FPGA要把数据打包成100G以太网格式，通过QSFP28光模块发出去，电接口同样是4路25.78Gbps的CAUI-4。
• 子卡和载板是通过FMC+形式组合的，所有高速数据流必须穿过连接器。

这种情况下，接口早已不是“机械对接”的问题，而是一条实打实的高速传输链路。28Gbps单通道只是起点，多通道并行时的串扰、电源噪声、地弹，才是更折磨人的部分。如果你做的是16bit、4GSPS采样率的ADC采集系统，或者想用单张FPGA载板带动多张高速子卡，几乎一定会走到这一步。

2. 从57.1到57.4：接口规范到底改了什么

2.1 连接器外形没推翻，但高速区的规则完全重写了

VITA 57.4 FMC+并没有把那套100mm x 70mm左右的子卡外形尺寸推翻重来，也没彻底换掉原有连接器的基本形态，这让很多人误以为“换个座子就行”。实际上，FMC+规范把高速连接器区域的电磁设计规则彻底重写了。

57.4对连接器厂商提出更高性能要求：差分信号引脚之间的地针密度更高、引脚区域周围要求布置完整的返回路径、对连接器内部的堆叠和接触件形状做了更严格的公差控制。普通57.1时代的老连接器，即使引脚数一样，高频性能也达不到28Gbps下的插损和回损指标。

我在实际选型时对比过两个同样400pin的连接器，一个标注支持FMC+，另一个则是几年前FMC HPC的库存料。表面看都能插，但用VNA测S参数差距明显：14GHz处插损差了约2.5dB，这个差距足以决定眼图是开是闭。

2.2 供电与低速管理引脚：经常被忽略的升级点

FMC+除了高速信号，还在供电和低速管理上做了不少细化。老57.1设计里常见的做法是直接从载板拉一组3.3V和一组12V给子卡，电源去耦在子卡上做一做就完了。但28G的高速收发器对电源噪声极其敏感，尤其是电源纹波落在信号频带内的部分，会直接转化为抖动。

FMC+规范对电源引脚的最小数量、位置分布提出了更明确的要求，目的是让多路高速收发器同时翻转时，电源平面依然稳定。我这次升级时把原来子卡上的12V单点供电改成了分区供电，模拟域、数字域、高速收发器域各自独立LDO/DCDC，同时对每个电源域增加了足够的去耦电容阵列，实测电源噪声下降了约30%，对最终误码率达标贡献相当大。

时钟引脚也是57.1到57.4改动比较多的部分。FMC+定义了更干净的参考时钟返回路径，并提供更灵活的时钟分配方式。老设计里动不动就把参考时钟和低速配置总线捆在一起走线，在28G场景下会造成串扰耦合到时钟上，表现为明显的周期抖动。这次我特意把参考时钟走线与其他低速信号保持至少3倍线宽的距离，并做了包地处理。

2.3 协议与FPGA端配套：不是换连接器就自动变FMC+

还有一个很多人会踩的坑：以为把子卡的连接器从57.1改成57.4，FPGA端就自动能跑28G了。实际上，FMC+只定义了物理层和部分电气层的行为，协议层完全取决于你采用的收发器类型。以AMD/Xilinx的UltraScale+系列为例，GTY收发器最高速率在28Gbps到32Gbps之间，但对应的协议模式、参考时钟频率、发送端预加重和后加重设置，都需要在Vivado里根据协议模板重新配置。

我的做法是把所有高速串行通道统一规划成一个“高速通道池”，在原理图阶段就把这些通道连接到FPGA上支持28G的专用收发器引脚，而不是沿用旧的任意引脚交换设计。FPGA的引脚交换功能对并行总线很好用，但对高速串行通道，交换引脚本身不会损伤信号，麻烦的是PCB布线会因此失去优化空间，所以必须在原理图阶段就把引脚分配和PCB走线方向统筹考虑。

3. 换接口不只是换座子：原理图、叠层到焊接的完整改造动作

3.1 原理图阶段：引脚映射和电源域设计

开始改原理图的时候，我做了三件比较关键的事。

第一，重新梳理FMC+连接器的完整引脚映射。对照VITA 57.4官方引脚定义和连接器厂商提供的封装符号，把高速收发器引脚、参考时钟、管理总线、电源地逐一核对。这里强调一件事：供应商给的封装符号也可能有版本差异，一定要用最新的封装库，并在投板前用三维模型和机械图做干涉检查。

第二，把高速收发器的电源分配单独规划。FMC+规范对电源引脚数量和位置有要求，我在载板上把3.3V、12V、GND的网络命名都做了分域处理，避免高速信号回流穿越电源分割区。子卡上的收发器供电使用独立的电源芯片，并且在引脚附近放置了0.1uF、1uF、10uF三级去耦电容。

第三，仔细设计参考时钟树。28Gbps链路的参考时钟抖动直接影响发送端和接收端的误码性能，我在原理图上给每个参考时钟都增加了差分端接和共模滤波元件，同时在PCB上预留了可选的时钟芯片位置，方便后续调试时替换更低抖动的时钟源。

3.2 PCB叠层与走线约束：FR4在这个速率下基本出局

原理图改完，真正的硬仗在PCB。普通FR4在14GHz频点的损耗达到-15dB以上，而整个通道预算通常只给到-20dB左右，这意味着光板材一项就已经吃掉了大部分预算，根本没有空间留给连接器、过孔和走线。因此，板材选择成了决定成败的第一步。

我这次选用了M6等级的低损耗板材，在14GHz处每英寸损耗约0.5dB，比FR4好了近一倍。叠层上，我按“信号-地-信号-电源-地-信号”的结构设计了16层板，所有28G差分走线都走在靠近完整参考平面的内层，避免表层走线带来的辐射和串扰问题。

差分走线方面，100欧姆差分阻抗的线宽和间距，需要根据板材厚度和铜箔粗糙度来算，不能直接抄老设计的参数。我按照叠层计算器算完，又用场求解器仿真了一遍，确认在目标阻抗上下不超过5%才定稿。

过孔处理是我这次踩坑最多的地方，后面会专门讲。这里只提醒一个原则：28G信号层的过孔必须做背钻，把残桩控制在10mil以内。不做背钻的过孔，在14GHz处会形成一个明显的阻抗跌落和谐振点，直接吃掉大量眼图余量。

3.3 连接器选型：不能只看引脚数

连接器选型这块，我建议把你手里所有候选型号列成表，重点对比几项：

别只看引脚数和机械尺寸。有些号称兼容FMC+的连接器，实际高频性能并不理想，一定要跟原厂要S参数实测数据，或者自己拿评估板测一轮。

AC耦合电容的选型也值得单独说。28G信号链路中通常要在发送端或接收端附近放置交流耦合电容，但电容的焊盘尺寸、封装寄生参数、内部寄生电感都会影响高频性能。我这次用的是0201封装的射频电容，并把焊盘反焊盘做了掏空处理，避免焊盘周围的地铜产生额外的寄生电容。

3.4 焊接与装配：高频性能的隐藏杀手

PCB和连接器都没问题，最后死在装配阶段，是我见过不少团队踩过的坑。FMC+连接器引脚密度高，焊接时如果温度曲线控制不好，容易出现虚焊或者连接器共面性偏差，这在高频下会表现为随机性的误码。

我的建议是：

• 首板焊接后，先用X-Ray检查连接器焊点，重点看是否有桥连和虚焊。
• 高低温循环测试后再做一次完整信号测试，因为连接器接触件在温度变化后可能发生微位移，接触压力下降直接导致反射增大。
• 装配时注意助焊剂残留，残留物在高速信号作用下可能产生微放电现象，对长期可靠性是隐患。

我这次第一轮测试出现误码率不达标，排查到最后发现居然是一颗连接器引脚虚焊，重新焊接后误码率立刻下降了一个数量级。这个教训让我从此把焊接质量检查列为信号完整性测试之前的前置环节。

4. 28Gbps信号完整性测试的完整链路

4.1 你需要哪些测试设备

28Gbps信号完整性测试，绝对不是拿一台普通示波器就能搞定的。核心设备有三件：

• 高速实时示波器，带宽至少33GHz，推荐50GHz以上。28Gbps NRZ信号最主要的频谱分量集中在14GHz附近，但要观察三次谐波和快速沿，带宽不够会直接抹平眼图。
• 误码仪BERT，支持PRBS31码型和28Gbps以上速率，带时钟恢复功能。
• 矢量网络分析仪VNA，覆盖到40GHz以上，用来测通道的S参数，判断链路本身的频响特性。

测完S参数和眼图，再用TDR模式看阻抗连续性和连接器处的反射点，这套组合基本能覆盖所有排查场景。如果预算有限，至少要有高速示波器和BERT，VNA可以在出问题后外借。

4.2 关键指标和判据

28Gbps链路冗长测试里最核心的几个指标，我按优先级排了个表：

奈奎斯特频率计算很简单：28.05Gbps / 2 = 14.025GHz。这个数字是整个设计和测试的锚点，任何频域指标都围绕它来评价。

4.3 实测操作步骤：从校准到读数

我按自己在实验室的完整流程记录一下，供你参考：

第一，先校准。用电子校准件把VNA校准到连接器测试点，跑一遍S11和S21，确认通道本身没有明显异常。这一步能发现最明显的过孔残桩、阻抗断开等问题。

第二，TDR测试。从载板端注入阶跃信号，观察整个链路的阻抗曲线，特别关注连接器和AC耦合电容处的阻抗变化。连接器处如果有超过10%的阻抗突变，基本可以判断存在装配或设计问题。

第三，把信号源设为PRBS31码型，按28.05Gbps发给被测链路。BERT接收端打开时钟恢复，连续跑至少1小时，记录误码数。PRBS31比PRBS7更接近真实业务流，对接收端的均衡和时钟恢复要求更高。

第四，用实时示波器同时观测发送端和接收端眼图。示波器需要配置合适的均衡器、时钟恢复环，确保测出来的眼图反映的是真实链路的接收端余量，而不是示波器自身处理出来的假象。

第五，跑压力和边沿测试。设置接收端的抖动容限测试，逐渐增加注入抖动，观察误码率的变化，画出浴盆曲线，确认链路余量足够。

4.4 均衡器的作用和边界

28Gbps链路上，接收端均衡器是最后的救火队员。CTLE可以补偿高频损耗，DFE可以消除符号间干扰ISI，但它们都不是万能的。如果通道本身损耗太大，比如14GHz处超过-15dB，DFE的抽头数量再多也无法完全恢复信号。

我在实际测试中遇到过通道插损-16dB的情况，CTLE开到最大、DFE全开，眼图依然闭合。换用低损耗板材后插损降到-9dB，同一组均衡参数下眼图立刻就开了。所以均衡器只能锦上添花，不能雪中送炭，设计阶段严控通道损耗才是正道。

5. 实测中的意外、排查过程和最终结果

5.1 误码率停在1e-8：一个让我折返三天的坑

第一轮28Gbps测试，误码率始终停在1e-8上下，无论怎么调整发送端预加重和接收端均衡参数都降不下去。当时我的第一反应是连接器接触不良，但重新插拔后问题依旧。

于是用TDR顺着链路一段段测。测到AC耦合电容附近时，发现阻抗出现了一个明显的凹陷，时域曲线上有个约5ps的反射点。拆掉电容用VNA测试，插损恢复正常，问题锁定在电容本身。

再看电容的焊盘设计，发现我为了“散热方便”，在电容下方留了一个较大的反焊盘，结果造成焊盘阻抗剧烈变化。把反焊盘缩小，并且把电容两端的走线加宽到与焊盘匹配后，误码率直接降到1e-13以下。事后复盘，这个问题如果当初直接按射频设计规范来处理，完全可以在投板前通过仿真发现。

5.2 更换板材前后的对比数据

这次升级过程中，我恰好拿到了两块不同板材的测试板，数据对比非常有说服力：

这个对比充分说明，在28Gbps这个速率上，板材和叠层的优化远比后期调试更有效。硬件工程师常说“PCB做好了，80%的信号问题都不存在”，在FMC+这个场景里是千真万确的。

5.3 我总结的可复用检查清单

项目收尾后，我把这次升级过程中踩过的坑整理成了一张检查清单，每次做FMC+设计时都照着过一遍：

• 连接器是否明确支持FMC+高速规格，拿到原厂S参数了吗？
• 所有28G差分对是否有完整参考平面，并且没有跨越分割槽？
• 过孔是否都做了背钻，残桩长度是否控制在10mil以内？
• AC耦合电容是否采用0201或更小封装，焊盘反焊盘是否优化过？
• 高速串行信号是否都走在内层低损耗层？
• 参考时钟走线是否做到包地，并且与低速信号保持足够间距？
• 电源平面是否按收发器域做了分区，去耦电容是否靠近引脚？
• 连接器焊接是否经过X-Ray检查？
• 是否有VNA实测的S21和S11数据，而不是只依赖仿真？
• 误码率测试是否使用PRBS31并且持续足够长时间？

这张清单帮我避开了不少暗坑，尤其是AC耦合电容焊盘那个问题，现在每版设计都会在Layout阶段专门做一次阻抗仿真验证。

最后再分享一点个人体会

经过这次从VITA 57.1到57.4的完整升级，我最深的体会是：高速互连设计里最难的不是选型或仿真，而是对“余量”的判断。老设计跑10G时看着一切正常，你根本不知道通道里还藏着多少看不见的损耗和反射，等到28Gbps一口气压过来，所有旧债一起清算。如果让我重来一遍，我会在原理图阶段就做一次完整的链路预算计算：板材损耗、连接器损耗、过孔残桩损耗、电容焊盘损耗、均衡器补偿能力，每一项都留足余量，而不是寄希望于“先做出来再调试”。信号完整性测试的每一次读数，都是对设计决策的倒查，提前把功课做足，后面就会省太多事。