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做FPGA的朋友应该都听过PYNQ，这个框架最让人上瘾的地方，就是overlay机制：把硬件设计打包成一份可以随时加载的“配置卡”，在Python里一行代码把bitstream加载进去，然后直接读写寄存器、搬运数据，整个过程比传统SDK开发顺滑太多。但要真正把PYNQ用起来，绕不开定制自己的overlay——官方提供的base.bit、ultra96.bit只覆盖通用外设，你的算法加速、DMA搬运、自定义控制逻辑，都得靠自己的overlay来承载。这篇文章就基于我最近调试的一块ZYNQ板子，把从硬件设计到Python调用，再到踩坑排查的完整过程捋一遍。特别是编译链接阶段那个总是蹦出来的warning l16: uncalled segment, ignored for overlay process，很多朋友看到就慌，其实它没那么可怕，但也得知道它在说什么。

1. 定制PYNQ overlay的整体思路

1.1 overlay到底是什么：从bit文件到Python库

很多初学者以为overlay就是那个.bit文件，加载overlay就是“把bit文件烧进去”，这个理解太片面了。一个能用的overlay，本质上是一组配套文件的集合：首先是PL端的bitstream，也就是FPGA的配置数据，这决定了硬件电路长什么样；其次是.hwh硬件描述文件，它记录了Block Design里有哪些IP、每个IP的地址映射、中断连接、AXI端口信息；再加上Python端的访问接口和可选的裸机驱动，才算是一个完整overlay。

可以这么类比：bitstream相当于一张已经画好的电路板版图，.hwh相当于这张板子的原理图，而Python接口相当于板卡说明书。PYNQ运行时加载bitstream，让FPGA变成你设计的“专用芯片”，然后通过解析.hwh，把硬件寄存器暴露成Python对象，你就能像操作普通外设一样操作FPGA里的逻辑了。

定制overlay的核心工作，就是把这三层内容打包好，并确保它们之间不打架。如果你只是把别人工程里的.bit文件拷贝过来，但没有对应的.hwh，PYNQ根本不知道IP地址在哪里，自然就调用不起来。

1.2 定制overlay的标准流程

我习惯把定制overlay的流程分成五步，每一步都有必须检查的产出物，缺一个后面就会很难受。

第一步，在Vivado里建立Block Design，添加Zynq PS和你的自定义IP，或者第三方IP。这个阶段重点是连接好AXI总线、时钟和复位，验证设计没有连接错误。

第二步，分配地址。Address Editor里每个IP都要有一块独立的地址空间，不能和DDR、PS内部寄存器冲突。地址决定了Python端读写的基地址，后面要反复核对。

第三步，生成输出产物并创建HDL Wrapper。这里注意选择Global生成方式，让Vivado为所有IP生成综合文件，然后右键Block Design创建Wrapper，让Vivado自动管理顶层模块。

第四步，综合、实现、生成bitstream，同时用Export Hardware导出包含bitstream的硬件描述文件。这一步会同时得到.bit和.hwh，这两个文件必须放在同一目录，而且基名要一致，比如my_overlay.bit和my_overlay.hwh。

第五步，把文件传到PYNQ板卡，用Overlay('my_overlay.bit')加载，写Python代码验证寄存器读写和实际功能。

另外，我建议每次改动硬件工程后都导出一份tcl脚本，write_bd_tcl可以一键重建整个Block Design。虽然PYNQ运行时不依赖tcl，但团队协作、版本回溯时tcl就是救命的。最怕的是过了一个月想改版，发现原工程文件已经丢失，只剩下bit和hwh，那时候只能硬啃二进制。

1.3 方案选型：自己写IP还是拼现成IP

定制overlay之前，先想清楚一个问题：到底要从零写RTL，还是用Vivado里的现成IP拼出来？这个选择会直接影响后面的调试成本。

我个人的原则是：控制逻辑和简单计算，尽量用自定义AXI-Lite IP；大数据搬运和高速通信，优先考虑官方IP。比如你只是想给电机加一个PWM控制，完全没必要自己写AXI总线的握手逻辑，用自定义IP模板改几十行代码就能搞定。但如果你要做图像缩放、FFT加速这类吞吐量大的活儿，自己从零写AXI-Stream协议不但麻烦，性能还不一定比官方IP好，直接用Vivado里的AXI DMA配合Python的连续内存分配机制，更稳妥。

还有一个容易被忽视的点：不要一上来就追求“纯逻辑全自研”。先把方案用IP Integrator搭好，验证功能可行，再决定要不要把关键模块换成自己的RTL。我见过有人花了两周手写一个SPI控制器，最后发现Vivado自带的AXI Quad SPI不但稳定，还能直接映射到Python，两周时间的性价比实在太低了。

2. 硬件设计阶段的实操要点

2.1 创建自定义IP核时最容易忽略的端口

在Vivado里用Create and Package New IP创建一个AXI-Lite外设，模板会自动生成一套完整的寄存器读写逻辑。这里最容易被忽略的不是逻辑代码，而是对外接口的理解。

默认模板总是包含S_AXI_ACLK、S_AXI_ARESETN、S_AXI_AWADDR、S_AXI_AWVALID、S_AXI_AWREADY，以及写数据、写响应、读地址、读数据这些信号。很多人直接在用户逻辑区里写always @(posedge S_AXI_ACLK)，却忘了S_AXI_ARESETN是低有效复位，而且原始模板里的复位信号不一定经过同步。如果不先打两拍再使用，跨时钟域或者毛刺问题会在板子上随机出现，复现起来非常痛苦。

另外，AXI-Lite握手协议要求ready和valid配合，模板默认是组合逻辑生成AWREADY，这在大部分情况下没问题，但如果你想在用户逻辑里做耗时的操作，比如等待某个硬件状态机完成，就需要引入更复杂的状态机。别小看这一点，很多“寄存器写进去没反应”的问题，并不是Python写错了，而是IP内部握手逻辑根本没完成一次完整事务。

还有端口宽度问题。AXI数据总线通常是32位或64位，但寄存器地址并不一定需要32位。模板的C_S_AXI_ADDR_WIDTH默认是4，对应4个32位寄存器，也就是地址低4位。如果你把地址位宽改成别的值，寄存器地址译码就要跟着改，否则读写地址会错位。

2.2 在Block Design里连接并导出tcl

Block Design是PYNQ overlay的“重头戏”。操作上，先添加Zynq PS，运行Block Automation让Vivado自动配置DDR、UART和FCLK。接着把你的自定义IP添加到Block Design里，把它的S_AXI接到PS的M_AXI_GP0或者M_AXI_GP1。跑一遍Connection Automation，让工具自动连接时钟和复位网络，最后Validate Design确认没有未连接端口。

一个非常容易翻车的点：Vivado并不总能自动识别你IP的时钟域。如果自定义IP里用了独立的CLK输入，你必须手动把相应的时钟和复位信号连好，否则综合后可能被优化成常值，或者时序报告一片红灯。

连接完成后，记得导出tcl脚本。在Vivado Tcl Console里执行：

write_bd_tcl -force overlay.tcl

这个脚本记录了Block Design里所有IP、参数、连接关系和地址映射，以后只需要source overlay.tcl就能重新生成整套设计。实际项目里，我习惯把tcl脚本和.xdc约束放在同一个目录，命名规则和overlay保持一致，这样即使换一台机器，也能快速重建工程。

2.3 地址分配与中断配置

地址分配是硬件设计和Python代码之间最重要的“契约”。AXI-Lite外设通常会被分配在PS的GP端口地址空间，比如0x40000000到0x7FFFFFFF之间。Vivado的Address Editor会自动分配，但自动分配不一定合理，尤其是有多个IP的时候，地址范围可能挤在一起。

我强烈建议手动指定地址。在Address Editor里，把每个自定义IP的基地址设置成单独的页，例如0x40000000、0x40010000、0x40020000，每个占用4KB以上，这样以后添加寄存器时不会踩到别人的空间，也方便用devmem做硬件级调试。

中断配置要格外小心。如果自定义IP产生了中断，但你没有把它接到PS的pl_ps_irq端口，那这个中断永远不可能触发。反过来，如果你接了中断但设备树和驱动没有注册中断号，Python端的wait_for_interrupt会一直卡死。

如果只是做寄存器轮询，我建议初期不接中断。轮询虽然简单粗暴，但可以先把数据通路打通，等基本功能验证无误后再补中断，能省不少排查时间。

3. 让Python端无缝调用：overlay的软件侧解析

3.1 PYNQ overlay加载机制

在PYNQ环境里，加载overlay只需要一行代码：

from pynq import Overlay ol = Overlay('my_overlay.bit')

但这一行背后其实做了好几件事。Overlay类首先会查找同名.hwh文件，然后解析里面的IP信息；接着配置PL的FCLK时钟，确保PL逻辑工作在预期频率；最后通过devcfg设备把bitstream加载到PL。

如果在Jupyter Notebook里反复执行同一段代码，有时会遇到“device or resource busy”之类的错误，这通常是上一次Overlay对象占用的内存没有被释放。解决办法是把Notebook的内核重启，或者显式删除对象后调用gc.collect()。我习惯把Overlay对象创建在Notebook的第一个cell里，后面所有操作都复用这个对象，避免频繁加载和释放。

还有一个细节：Overlay构造函数支持传入目录路径，例如Overlay('/home/xilinx/pynq/overlays/my_overlay/my_overlay.bit')，这样就不怕当前工作目录不对导致的文件找不到问题。

3.2 寄存器映射与Python读写模型

PYNQ会把Block Design里的每个AXI IP映射成Python对象。你可以通过ol.ip_dict查看所有IP的名字和类型，然后用ol.my_ip拿到对应的实例。

代码写作方式很简单：

ip = ol.led_flasher_0 ip.write(0x00, 0x01) # 寄存器偏移0x00，写入使能 period = ip.read(0x04) # 读取偏移0x04的周期寄存器

这里的偏移地址，对应的是你在IP内部定义的寄存器偏移，而不是物理地址。PYNQ会根据.hwh里的基地址自动帮你加上偏移，所以不必关心物理地址是多少。

底层实现其实是通过mmap把物理地址映射到用户空间，然后对映射区域执行读写。因此读写寄存器非常快，但也没快到可以像高频交易一样疯狂刷。如果你要短时间搬运大量数据，不要依赖Python逐寄存器读写，应该用AXI DMA配合pynq.allocate分配连续内存，这样效率才够看。

有一点要特别提醒：Python端读写寄存器的数据位宽必须是32位。如果你在IP模板里把寄存器定义成8位或者16位，Python往偏移地址写32位数据，高位部分可能被丢弃或造成不可预期行为。最好自定义IP时统一用32位寄存器，只使用低几位作为有效位。

3.3 为什么你的bitstream能加载但读写不对

这是我在社区里看到最多的问题：overlay加载成功，ol.ip_dict里能看到IP，但read回来的值全为零，或者写进去再读出来不是预期的值。原因通常有三个。

第一个原因是地址分配出了问题。.hwh里的基地址和Vivado Address Editor里不一致。这种情况多发生在手动改过地址，但没有重新生成bitstream和hwh。解决方法是回到Vivado导出最新的hwh，确认地址分配。

第二个原因是复位或时钟没生效。Block Design里如果S_AXI_ARESETN没有被连接到PS的FCLK_RESET，IP内部寄存器可能一直处于复位态，读出来自然是零。这时候可以用devmem直接读物理地址验证：如果devmem读出来还是零，那问题一定在硬件连接，不在Python。

第三个原因是自定义IP的寄存器地址译码写错了。比如寄存器偏移对应axi_awaddr[3:2]，但这个索引和Python端访问的偏移不一样。排查时先只读写0x00寄存器，确认最基本的事务能通，再逐步增加寄存器。

4. 编译警告与排查技巧实录

4.1 L16 uncalled segment警告的来龙去脉

warning l16: uncalled segment, ignored for overlay process这条警告，说实话，第一次看到时我也紧张了一下，以为是overlay加载失败。后来仔细查了日志和链接器映射文件，才确定它来自C编译链接阶段，而不是PYNQ运行阶段。

L16是链接器的警告编号，意思是链接器发现某个段（segment）没有被任何代码引用，因此在生成最终ELF时把它忽略了。这里的“overlay process”并不是PYNQ的overlay，而是指“覆盖生成过程”，也就是链接器链接目标文件时的处理流程。在很多Xilinx SDK/Vitis工程里，如果你写了一个中断服务函数、一个低功耗处理函数，但入口没有被显式调用，链接器就会认为它是无用段，并给出这条警告。

这条警告会不会影响overlay加载？大多数情况下不会，因为被忽略的段本来就没有执行入口。但要注意，如果某个段是中断向量表的一部分，或者需要放到指定内存地址，只是没有直接函数调用关系，那就不能忽略。解决方式有两种：一种是在函数定义前加__attribute__((used))，告诉编译器“这个函数必须保留”；另一种是修改链接脚本，把该段明确分配到某个内存区域。

排查时最有效的工具是.map文件。打开Vitis工程生成的链接器映射文件，搜索警告里提到的段名，确认它对应哪个函数。如果确定不需要，可以忽略；如果需要，就用上面的方式把段保留下来。

4.2 其他overlay打包常见报错速查

PYNQ overlay的报错信息五花八门，但基本都能归纳成几类。我整理了一个速查表，按出错阶段区分，方便你快速定位。

还有一个经常被忽略的点：PYNQ版本不同，底层连续内存分配机制也不同。老版本用xlnk，新版本用CMA。如果你参考的教程是两年前的，代码里的pynq.xlnk在最新版可能已经废弃。遇到内存分配报错时，先确认自己用的PYNQ镜像版本，再对照相应文档。

4.3 定位问题的一个通用思路

我一直用“分层排查法”处理PYNQ问题：先确定是在PL层、驱动层还是Python层。PL层用devmem读写物理地址；驱动层看dmesg和/dev下的设备节点；Python层用Overlay对象打印字典信息。

具体操作是，如果Python读写不对，先打开终端，用同一个寄存器地址执行：

sudo devmem 0x40000000 32

如果devmem读到的值和预期一致，那问题在Python环境或Overlay对象；如果不一致，问题在硬件设计。这个方法能帮你把问题范围缩小一大半，省去很多盲猜。

5. 完整实战案例：定制一个LED闪烁overlay

5.1 硬件工程：从自定义IP到bitstream

下面用我最常用的一个例子演示：做一个可以通过AXI-Lite寄存器控制闪烁周期的LED overlay。这个设计虽小，但麻雀虽小五脏俱全，能覆盖定制overlay的所有关键步骤。

先创建一个名为led_flasher的自定义IP。在Vivado里选择Create and Package New IP，接口选AXI-Lite，地址位宽默认4，数据位宽默认32。然后打开生成的模板，在用户逻辑区添加如下核心代码：

// user logic: LED flasher reg [31:0] period_reg; reg [31:0] counter; reg led_reg; always @(posedge S_AXI_ACLK) begin if (!S_AXI_ARESETN) begin period_reg <= 32'd50000000; counter <= 0; led_reg <= 1'b0; end else begin if (slv_reg_wren && (axi_awaddr[3:2] == 2'd0)) period_reg <= S_AXI_WDATA; if (counter >= period_reg) begin counter <= 0; led_reg <= ~led_reg; end else begin counter <= counter + 1; end end end assign led_out = led_reg;

这段代码里，period_reg控制闪烁周期，counter是计数器，led_reg是输出电平。你需要在顶层端口列表里添加output wire led_out，然后在Package IP时把它暴露为外部端口。

接着建立Block Design，添加Zynq PS，再添加这个自定义IP。把led_flasher_0的S_AXI连接到PS的M_AXI_GP0，地址分配为0x40000000。添加XDC约束，把led_out绑定到板子上的一个PL可控引脚。不同板卡的引脚不同，这里不写死，但格式类似：

set_property PACKAGE_PIN <PIN_NAME> [get_ports led_out] set_property IOSTANDARD LVCMOS33 [get_ports led_out]

完成连接后，Validate Design，Generate Output Products，Create HDL Wrapper，然后直接综合实现生成bitstream。导出硬件时勾选Include bitstream，这样会同时生成.bit和.hwh。

5.2 生成overlay目录并部署到PYNQ

Vivado导出的文件通常叫system.bit和system.hwh，为了清晰，可以改成led_flasher.bit和led_flasher.hwh。然后把它们放到PYNQ板卡的一个独立目录里，比如/home/xilinx/pynq/overlays/led_flasher/。

从电脑传到板卡的常见方式是用scp：

scp led_flasher.bit led_flasher.hwh xilinx@<board_ip>:/home/xilinx/pynq/overlays/led_flasher/

如果你的PYNQ在局域网内，也可以直接用Jupyter Notebook上传页面把两个文件拖进去。这里要注意：哪怕只是改了.bit，对应的.hwh也必须同步更新，否则PYNQ解析出的地址映射可能不匹配，导致运行时读写错乱。

在部署前，我习惯在电脑端用压缩包维护整个overlay目录。把两个文件加上一个README.md打包成led_flasher.zip，传到板子后解压。这样不仅能保留版本信息，也方便管理多个overlay。

5.3 Python端验证

部署完成后，在PYNQ里新建一个Notebook，执行：

from pynq import Overlay import time ol = Overlay('led_flasher.bit') print(ol.ip_dict)

ip_dict里应该能看到名为led_flasher_0的IP。然后通过寄存器控制闪烁：

ip = ol.led_flasher_0 period = ip.read(0x04) print("current period:", period) ip.write(0x00, 0x1) # 写使能 ip.write(0x04, 25000000) # 设置周期为25000000个时钟周期

如果LED引脚约束正确，这时LED会按照约0.5秒一次的速度翻转。如果你的板卡没有连接LED，也可以通过观察计数器寄存器变化来确认工作状态。比如在IP里把counter映射到另一个寄存器，每隔一秒读一次，看到数值在增长，就说明IP内部逻辑在跑。

写这个例子时有个小教训：ip.write(0x00, 0x1)只能写一次使能，如果后续你重新设置周期，不必重新写使能。我曾经在循环里重复写使能，导致逻辑状态被重置，LED看似没变化，排查了好久才发现是自己代码的问题。

6. 进阶：性能分析与后续扩展

6.1 时序分析：确保定制overlay真正可靠

定制overlay不是“能加载就行”，还要考虑时序收敛。在Vivado跑完Implementation后，打开Report Timing Summary，重点关注WNS（最差负时序裕量）和TNS（总负时序裕量）。如果WNS小于0，说明某个路径的延迟已经超过时钟周期，PL逻辑在真实板子上可能出现随机错误。

出现时序违例时，最直接的办法是把FCLK频率降下来。比如默认100MHz跑不过，改成50MHz重试。虽然性能差一点，但能先把功能验证通过。优化路径时，可以在Constraints Wizard里添加时钟约束，或者在HDL里插入寄存器，把组合逻辑拆到流水线中。

我踩过的一个坑是：Block Design里的FCLK是100MHz，但自定义IP内部用了一个频率更高的异步时钟，结果PYNQ运行一切正常，就是偶尔数据错位。后来查了时序报告，发现异步时钟域没有正确约束。所以不要在自定义IP里自己乱加时钟，尽量复用AXI总线的时钟，处理不了的跨时钟域问题就交给Xilinx的异步FIFO或者CDC IP。

6.2 从单overlay到多overlay的切换思路

PYNQ板卡通常只能同时加载一个PL bitstream，但一个系统里可以放很多overlay，按需切换。切换时最需要注意的是资源释放。比如上一个overlay里DMA还在搬运数据，你直接加载新overlay，轻则报错，重则整个PL状态异常。

多overlay工程建议每个目录都独立维护bit、hwh和驱动脚本，并且给Overlay对象一个明确的生命周期。在切换前，把旧对象置为None，调用gc.collect()，再创建新的Overlay对象，这样可以减少很多内存问题。

如果多个功能需要同时存在于一个设计里，可以通过部分动态重构实现，也就是Partial Reconfiguration。PYNQ从2.6开始对RP有更好的支持，但这套机制的学习曲线明显更陡，普通原型验证阶段没有必要一开始就用。

另外要提醒的是，同一块板子上GPIO引脚资源有限。所有overlay共享同一组PL引脚，如果你的overlay A占用了某个引脚，overlay B又把它用作别的功能，切换时极容易烧坏外部器件。每次换overlay前，确认外部硬件接线的电平状态，最好在电路设计上加隔离。

我在实际项目里踩过几次L16警告的坑后，养成了一个习惯：每次编译完，先看一遍编译输出，再翻一下.map文件确认有没有可疑的无用段。很多PYNQ工程卡在启动阶段，并不是overlay本身有问题，而是复位、时钟、地址这些基础配置没对齐。每次定制overlay，我都会按这个流程来一遍：先在Vivado里把Block Design收敛，确认地址和引脚，再导出一份标准hwh，然后在Python里用devmem验证一个寄存器，最后才写上层应用。这样一圈走下来，踩坑概率能小很多。