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做一块 STM32F103RCT6 最小系统板，几乎是每个嵌入式硬件工程师成长路上绕不开的必修课。这颗芯片资源够用、价格便宜、生态成熟，很多人从点亮一块开发板到自己画第一块板卡，选的就是它。去年我完整走了一遍从原理图到 PCB 的流程，打样回来又折腾了整整三个晚上，才把各种小问题彻底拍平。这篇文章就把整个过程复盘出来，重点讲原理图里那些“看别人板子觉得无所谓、自己画就翻车”的细节，以及布局布线时最容易坑人的几件事。如果你正准备自己动手画一块 F103RCT6 最小系统板，或者已经画好正在调试，这篇文章应该能帮你省下不少弯路。

1. 为什么选 F103RCT6 而不是 C8T6：选型背后的取舍

1.1 资源差异：Flash、SRAM、外设接口的对比

很多新手接触的第一块 STM32 是 F103C8T6，因为各种“蓝色板子”实在太普及了。但如果你真的打算做一块能长期复用的最小系统板，我建议优先考虑 F103RCT6。先看一组硬指标：

这 4 倍 Flash 和 2 倍以上 SRAM 的差异，在实际项目中非常明显。以常见的 Bootloader + 应用程序方案为例，Bootloader 保守估计占用 16KB 到 32KB，C8T6 剩下给应用的空间非常紧张，写几个页面再加一段协议解析就快爆了。而 RCT6 的 256KB 让你在跑 RTOS、加 GUI、甚至塞一段电机控制算法时都从容很多。FSMC 接口可以直驱 16 位并口 TFT 屏，SDIO 方便扩展 TF 卡存储，CAN 更是车载和工控场景的刚需。相比之下，C8T6 想用这些功能只能通过 SPI 模拟，速度和稳定性都差一截。

还有一个容易被忽略的点是封装。C8T6 是 LQFP48，引脚密而且数量少，布线时经常要为了绕线把功能引脚强硬分配给不理想的位置。RCT6 的 LQFP64 多出 16 个引脚，布局布线的自由度明显高不少。特别是当你打算在最小系统板的基础上“一板多用”，把串口、SPI、I2C、ADC 输入都引到排针上时，引脚多的优势就体现出来了。我见过不少同事一开始用 C8T6 画板，画到一半发现 IO 不够，最后只能换芯片重新改封装，那叫一个痛苦。

1.2 最小系统到底“最小”到什么程度

“最小系统板”这个词看着简单，但每个人理解不一样。有人觉得放个 USB 口、两个按键、一个 OLED 座子才叫能用，有人觉得只要芯片能跑起来就行。我的建议是：第一版尽量做减法，只保留 MCU 能独立运行的最小集合，包括供电、复位、时钟、启动配置、下载调试接口，再把需要用到的 GPIO 按功能分组引到排针上，其他东西一律不加。

为什么要这么做？因为最小系统板的定位是“验证芯片和软件的底板”，而不是最终产品。你后续做的项目可能是电机驱动、可能是传感器采集、也可能是便携仪表，它们对外设的需求完全不同。如果第一版就塞进一堆特定模块，PCB 布局会变得很拥挤，走线绕来绕去，出了问题反而不好排查。我在第一版时连板载 USB 转串口芯片都没放，只引出了 PA9/PA10，需要调试时用外接的 USB-TTL 小板直接飞线。这样板子面积小、干扰源少，烧录调试也稳定。

不过有两样东西我强烈建议保留：一个电源指示灯，一个复位按键。别小看这两颗元件。指示灯能在上电瞬间告诉你 3.3V 是否建立，复位按键在调试各种启动问题时能救命，尤其是后面要提到的 ISP 下载操作，没有复位键会非常难受。其他的，像按键、传感器、电机驱动接口，统统留给扩展板去实现。

2. 原理图设计里的关键决策与避坑点

2.1 电源部分：不是只要一个 LDO 就完事

原理图第一页画什么？我的习惯是先画电源。F103RCT6 的工作电压是 2.0V 到 3.6V，绝大多数应用直接做 3.3V 供电。板子从 USB 取 5V 进来，通过 LDO 降到 3.3V，这是最小系统板最经典的电源拓扑。

LDO 选型是第一个坑。网上最便宜的是 AMS1117-3.3，一片几毛钱，很多开发板都在用。但它有一个明显缺点：压差偏高，典型值在 1V 以上。5V 输入降到 3.3V，压差是 1.7V，如果电路总电流到了 200mA，LDO 上就要消耗约 340mW 的功率，SOT-223 封装虽然能撑住，但摸上去明显发热。更麻烦的是 AMS1117 市场上有大量假冒或劣质物料，输出电压波动大、批次一致性差。如果你打算做低功耗或电池供电项目，建议一步到位选 ME6211、RT9013、XC6206 这类低压差 LDO，它们静态功耗低，输出稳定性也好。

在选择具体型号前，先算一下整板电流需求。F103RCT6 在 72MHz 主频全速运行时，自身电流大约 40mA 到 60mA，加上电源指示灯、外部排针上挂的模块，留出 150mA 到 200mA 余量是比较稳的。LDO 输出电流能力至少要达到 300mA。输入和输出电容参数也要注意，数据手册里通常会写“输入 10uF，输出 22uF”之类的要求。需要注意的是陶瓷电容和钽电容的 ESR 特性不同，AMS1117 这类 LDO 对输出电容 ESR 有要求，如果用 ESR 过低的陶瓷电容反而可能引发振荡。稳妥做法是输出端用 10uF 陶瓷再加 1uF，稍做冗余。

电源路径上还有一个细节：USB 的 5V 进板后，先经过一个 0Ω 电阻或磁珠，再进入 LDO。这个 0Ω 电阻是为了方便调试时断开后级电路，排查短路问题。如果你要做更严谨的设计，可以在 USB 座子后面加 TVS 管做 ESD 保护，最小系统板可以预留焊盘但不焊，等真正做产品时再考虑。

2.2 时钟电路：晶振不是插上就能用

时钟是 MCU 能否正常运行的命脉，但新手画原理图时最容易忽略晶振的参数匹配。F103RCT6 需要外部高速晶振 HSE，典型值 8MHz，这是 PLL 倍频到 72MHz 的基础。另一个可选的 32.768kHz 低速晶振 LSE 用于 RTC 实时时钟，如果你的项目不需要日历功能，可以先不画，减少一个故障点。

很多人直接抄开发板的电路，看到 8MHz 晶振配两个 22pF 电容就照搬。这其实不对。晶振负载电容的选择要遵循一个公式：

CL = (C1 × C2) / (C1 + C2) + Cparasitic

其中 C1、C2 是接在晶振两端到地的电容，Cparasitic 是 PCB 走线和引脚带来的寄生电容，一般估算 3pF 到 5pF。假设你的晶振规格书上写着 CL = 10pF，取 C1 = C2 = 12pF，那么 (12×12)/(12+12) = 6pF，加上寄生电容约 4pF，正好接近 10pF。如果你照抄开发板用了 22pF，实际负载电容会高达 15pF 以上，晶振起振会更慢，甚至在某些温度和电压下干脆不起振。判断方法很简单：翻出晶振的数据手册，看它标称的 CL 值，再反推 C1、C2。常见 8MHz 无源晶振的 CL 有 10pF、20pF 两种，对应的匹配电容分别是 12pF 和 22pF 左右。

原理图上晶振的摆位要提前规划，因为它在 PCB 上的位置非常挑剔。8MHz 晶振要尽量靠近 MCU 的 OSC_IN/OSC_OUT 引脚，也就是 PD0/PD1，这两根线的走线要短、要直，不要平行于其他高频信号。晶振周围用地包围起来，能有效降低噪声干扰。如果画的是双层板，晶振正下方那一层尽量不要走其他信号线，避免寄生耦合。

2.3 BOOT、复位和下载调试接口的细节

复位电路很简单：NRST 引脚接一个 10kΩ 上拉到 3.3V，再接一个 100nF 电容到地。这个阻容组合能保证上电瞬间复位脚被拉低一段时间，让芯片稳定进入运行状态。很多人觉得复位电路可有可无，甚至直接把 NRST 悬空，结果上电时序稍差就会出现程序偶尔不跑或跑飞的现象。所以，10kΩ 加上 100nF 这个组合不要省，并且把复位按键并上去，按键按下时强制拉低复位。

BOOT 配置是最容易被忽略的“隐形坑”。F103 有两个 BOOT 引脚：BOOT0 和 BOOT1。从 Flash 正常启动要求 BOOT0 = 0、BOOT1 任意，我们在最小系统板上通常把这两个引脚都通过 10kΩ 电阻下拉到地，保证默认为 Flash 启动。但如果你后续想用串口 ISP 下载，就必须能在运行时把 BOOT0 拉高。我的做法是：BOOT0 除了接下拉电阻，还把引脚引到一个 1x2 排针上，需要用 ISP 时用杜邦线把 BOOT0 短接到 3.3V，再按一下复位键，芯片就进入系统存储器模式。这个成本几乎为零，但能让你在 SWD 线损坏或引脚被占用时多一条救急通道。

下载调试接口我推荐 SWD，而不是 JTAG。SWD 只需要 SWDIO、SWCLK、GND，再加一个 VCC 用于电平参考，总共 4 根线就能实现下载和在线调试。而在 F103RCT6 上，SWDIO 对应 PA13，SWCLK 对应 PA14，这两个引脚同时也复用为 JTAG 的 TMS/TCK。设计排针时，我建议按 5Pin 引出：VCC、SWDIO、SWCLK、GND、NRST。带 NRST 是因为某些调试器在芯片跑飞或进入低功耗模式后需要先复位再连接，有一个硬件复位引脚会方便很多。原理图上要不要给 SWDIO 加上拉、SWCLK 加下拉？F103 内部已经集成了上拉和下拉，外部可以不加，但如果你想让调试线在恶劣环境下更抗干扰，外部并一个 10kΩ 也无妨。

2.4 去耦与模拟电源：容易被忽略的两组引脚

F103RCT6 的电源引脚比想象中多：VDD/VSS 有好几组、VDDA/VSSA、VREF+/VREF-，还有 VBAT。画原理图时最容易犯的错误是只给芯片画一个 100nF 滤波电容，然后所有 VDD 引脚全接上去。正确做法是：每一组 VDD 引脚都要就近安排一个 100nF 陶瓷电容，再在电源入口或芯片附近放一个 4.7uF 到 10uF 的大容量电容，用于平滑瞬态电流。这样做的原因是芯片内部同时翻转的 CMOS 电路会产生高频电流尖峰，只有靠近引脚放置的去耦电容才能及时补充局部电荷，距离拉远了效果会大打折扣。

VDDA 是模拟电路电源脚，需要比数字电源更干净的供电。参考 ST 官方原理图，VDDA 通常通过一个磁珠或 10Ω 电阻连接到 3.3V，再用 1uF 和 10nF 两个电容并联到地，形成高频到低频的滤波。VREF+ 在 LQFP64 封装上是独立引脚，它直接决定 ADC 转换的参考电压精度，建议也单独接滤波电容，不要偷懒直接和数字 3.3V 网络共用一根长走线。VREF- 则接到模拟地 VSSA。如果你对 ADC 精度要求很高，可以把模拟地和数字地在 PCB 上做单点连接，也就是把 VSSA 通过一个 0Ω 电阻或磁珠接到主 GND，避免数字噪声在地平面上串扰到模拟区域。

VBAT 引脚的设计也有讲究。如果不需要 RTC 和备份寄存器，可以直接把 VBAT 接到 3.3V。如果后续打算用纽扣电池给 RTC 供电，那 VBAT 要通过一个低压差二极管和 3.3V 并联，确保外部电池没电时系统电源还能顶上。最小系统板阶段，最简单方案就是 VBAT 直连 3.3V。

3. PCB Layout 实测：从封装检查到生产文件

3.1 画板前的封装检查与设计规则设置

原理图画完，导入 PCB 之前，最重要的一件事是检查封装。LQFP64 的引脚间距只有 0.5mm，出一点点封装错误就可能导致整板报废。建议优先从元件库直接下载官方做好的封装，不要自己从零画，除非你有足够把握。拿到封装后在 3D 预览里转一圈，确认 1 脚位置、丝印标注、方向标记都和实物一致。很多国产软件库里有些封装是从旧工程迁移过来的，引脚编号和 ST 数据手册不一致的情况我也见过，所以我会把数据手册里的引脚图打开逐一比对。

设计规则是 PCB 软件的基础配置。以常规两层板为例，我习惯设最小线宽 0.2mm（约 8mil）、最小间距 0.2mm、过孔内径 0.3mm、外径 0.6mm。电源线单独建一个类，线宽设为 0.5mm 到 1mm。丝印文字线宽不小于 0.2mm，否则制造时字会断。如果你用的软件默认规则很松，一定要手动改严，不然 DRC 检查形同虚设。

板子尺寸和安装孔也需要提前规划。最小系统板我一般控制在 60mm × 40mm 左右，板厚 1.6mm，铜厚 1oz。四角放 3.2mm 的螺丝孔，方便直接固定在亚克力底板或 3D 打印外壳上。如果是给学生项目或面包板扩展用，可以把排针的间距做成 2.54mm 标准间距，方便直接查面包板。

3.2 布局顺序：先摆“卡位置”的器件，再摆“跟随走线”的器件

很多新手喜欢一边摆器件一边拉线，结果越布越乱。我的习惯是分四步完成布局。

第一步，固定连接器和结构件。排针、USB 座、调试接口这些要卡在外形边缘的器件先放好，它们决定了板子的整体形状和接口方向。比如电源排针我习惯放在板子左侧，SWD 接口放右侧，这样后续接线时不会互相干扰。第二步，放置晶振和 MCU。这是整个板子的核心。8MHz 晶振放在 MCU 的 PD0/PD1 引脚附近，距离控制在 10mm 以内，走线尽量短。复位按键放在板子边缘，方便手指按压。第三步，放电源电路。LDO 靠近电源输入排针或 USB 座，输入电容紧贴 LDO 输入端，输出电容紧贴输出端，再通过铺铜或加宽走线给 MCU 供电。第四步，再处理去耦电容和其他元件。100nF 电容要贴着对应 VDD 引脚放，这是布局优先级里最高的一条，比任何一条信号线都重要。

布局阶段还要注意元器件高度和干涉问题。比如 LQFP64 芯片周围如果放太高的电解电容，排针焊接时可能被顶到；晶振上方不要走排针座，否则插杜邦线时会压到晶振外壳。用 3D 预览模型检查一遍，能省掉很多物理干涉的麻烦。

3.3 布线次序：电源、地、晶振、SWD、其他

布线次序直接决定板子质量。我习惯的顺序是：先把电源网络和地网络处理完，再走晶振和 SWD，最后才是其他信号线。

电源处理上，5V 输入走线宽度至少 1mm，进入 LDO 后转成 3.3V，主供电网络用 0.8mm 以上走线，从 LDO 输出端不经长距离绕行直接到芯片的电源引脚组。每个去耦电容都放在 VDD 引脚和过孔之间，让高频电流先经过电容再进芯片。地网络在双层板上就是整块铺铜，底层大面积铺地，顶层尽量也保留足够的地平面，并用过孔把上下两层地缝合起来。过孔缝合看起来麻烦，但对降低地平面阻抗、减少 EMI 有非常明显的作用，一排规则的小过孔比单纯铺一大块铜更有效。

晶振布线要遵守“短、直、不换层”三原则。最好在顶层直接完成所有晶振相关走线，不经过任何过孔。晶振周围的地用铺铜隔离，焊盘附近的铜要避让，防止和晶振外壳形成不必要的寄生电容。SWD 信号线也一样，尽量短和直，SWCLK 不要和 SWDIO 并行太长距离，更不要紧贴电源线或晶振走线。

其他信号线可以稍微自由一点，但也要避免大幅绕回和跨分割。如果你用的是两层板，尽量把信号线集中在顶层，底层留给完整地平面。多根信号线并行走时，线间距至少拉开到 0.3mm，减少串扰。

3.4 覆铜、丝印、DRC 和 Gerber 导出检查

覆铜的坑在于连接方式。PCB 软件里铺铜和普通焊盘的连接方式可以设置，常见的有实心连接和热焊盘（十字花）连接。手工焊接时，实心连接散热太快，容易焊出虚焊；热焊盘散热慢，焊接更容易。但热焊盘在过电流时可能电流承载能力稍弱。对这个最小系统板的电流量级，用十字连接完全没问题。我习惯把所有 GND 焊盘都设成十字连接，电源和信号走线用实心连接，既能保证可靠焊接又不影响电性能。

丝印排版也值得花十分钟检查。丝印绝对不允许压在焊盘上，否则焊接时会遮挡，严重时还会导致虚焊或短路。丝印文字的方向尽量统一，方便生产和维修时辨认。芯片封装上 1 脚的圆点或三角标识要清晰，排针旁边标上网络名称，比如 3V3、GND、PA9、PA10，这样你一个月后再拿起这块板子，不用查原理图也能直接接线。

出 Gerber 之前，DRC 必须全部跑一遍，不能有未连接、短路、间距违规。之后再用软件自带或在线的 Gerber 预览器逐层检查一遍，重点看阻焊层是否正确开窗、板框是否完整、钻孔层是否与焊盘对齐。这一步虽然枯燥，但比打样回来发现问题再去返工要省太多时间和成本。

4. 样板回来后的调试与故障排查实录

4.1 SWD 连接不上的完整排查

样板到手，第一件事就是给外部 ST-Link 供电还是从 USB 供电，接上后如果 Keil 提示 No target connected，不要急着怀疑芯片坏，先按顺序查三个地方。

第一步，用万用表二极管挡测板子上 3.3V 网络对 GND 的阻抗。正常情况会有一个几百欧到几千欧的读数，同时万用表会看到电容充电导致数值缓慢变化。如果读数是 0 或者接近 0，说明电源系统短路，十有八九是芯片引脚桥连、电容焊反或 LDO 输出端短路。用放大镜检查 MCU 的 LQFP64 引脚之间、100nF 电容两端有没有锡连在一起。我踩过一次坑，就是因为一颗去耦电容焊在了两个相邻 VDD 引脚之间，表面看没事，万用表一测全是零。

第二步，上电测 3.3V。AMS1117 输出不稳定或者只有 1V 左右，大概率是芯片坏了或者 LDO 选型/接法有问题，检查输入 5V 是否到位，输入输出电容有没有虚焊。第三步，测 NRST 和 BOOT0 的电平。NRST 应该被上拉到 3.3V，BOOT0 应该为低电平。如果 BOOT0 意外被拉高，芯片会进入 ISP 模式，SWD 虽然一般还能连接，但确实有部分调试器会因此识别不到。

如果电平都正常，还有一个非常常见的坑——ST-Link 和板子之间共地不牢靠。调试器 GND 和板子 GND 之间只要存在零点几伏的电压差，SWDIO 的电平就可能达不到芯片的阈值，导致连接失败。所以调试线要短，杜邦线不要拉一两米长，并且要保证 GND 连接可靠。如果还是不行，把 ST-Link 的 SWD 速率从 4MHz 降到 1MHz 再试，很多干扰问题靠降速就能绕过去。

4.2 晶振不起振：别急着换芯片

烧录成功后程序却不运行，首先要怀疑晶振。判断方法有两种：一种是用示波器探头测 OSC_OUT 引脚，正常能看到正弦波，幅度大概 0.5V 到 1V；另一种是写一小段代码，读取 RCC 时钟标志 RCC_FLAG_HSERDY，如果 HSE 一直没稳定就说明晶振没起振。

晶振不起振的原因，我按出现频率排序。第一，负载电容不匹配。很多人照抄开发板用了 22pF，结果实际晶振 CL 只有 10pF，起振条件变差。我第一次做板子就犯了这个错，换成 12pF 后问题立刻解决。第二，晶振虚焊或引脚接触不良。LQFP64 封装焊接后，晶振附近的锡渣、焊锡珠很难肉眼发现，用放大镜仔细检查一遍，或者用热风枪补焊一次。第三，PCB 走线寄生电容过大。晶振走线太长、过孔太多，都会让实际负载电容偏离计算值。这种情况只能改板或在软件里改用内部 HSI 时钟临时运行，等下一版再修正布局。

这里说一个实用技巧：如果晶振真的暂时起不来，你可以先在代码里把时钟源设为 HSI（内部 8MHz RC 振荡器），让单片机先跑起来。HSI 精度虽然不如外部晶振，但足够验证 GPIO、串口、SWD 这些功能是否正常，缩小排查范围。等把问题定位到晶振电路后再针对性修复。

4.3 ADC 采样值跳动：电源纹波和参考电压的坑

最小系统板调试完基本功能，下一步往往就是接传感器采集数据。这时候你可能会发现 ADC 读数不稳定，即使输入电压固定，最后几位依然在跳。造成这个问题的根源，多半不是 MCU 的 ADC 本身精度差，而是你给 VDDA 和 VREF+ 提供的电源不够干净。

F103RCT6 的 VDDA 如果直接从数字 3.3V 网络拉一根线过去，会受到芯片自身 GPIO 翻转、外部模块开关的噪声干扰。解决思路是：原理图上就把 VDDA 和 VREF+ 单独做滤波网络，PCB 上让这个滤波网络先经过磁珠或 10Ω 电阻再接入芯片。同时，模拟地 VSSA 和数字地 GND 之间建议用 0Ω 电阻或磁珠做单点连接，让数字地回流的噪声不要穿越模拟区域。

我习惯在最小系统板上预留一个“模拟电源测试点”：一边直连 3.3V，一边经过磁珠和电容接 VDDA。调试时先用示波器看 VDDA 的纹波，如果超过 50mV，就需要调整滤波电容容量或者加一级 LC 滤波。软件上也可以做滑动平均或过采样，但那是改善手段，治标不治本。硬件滤波做扎实，ADC 读数的稳定性才能真正上一个台阶。

4.4 常见故障速查表

5. 从最小系统板到实际项目的扩展方向

5.1 FOC 电机控制的硬件预留考量

很多搜“STM32F103RCT6 无刷电机 FOC 驱动代码”的朋友，手里大概率已经有一块最小系统板。F103RCT6 能不能做 FOC？能做，尤其是带编码器或者霍尔传感器的 FOC 项目，它的性能是完全够用的。但如果你想在最小系统板上直接验证这些算法，原理图设计阶段就要把几个关键资源预留出来。

首先是 PWM 输出。F103 的 TIM1 和 TIM8 是高级定时器，可以生成 6 路互补带死区的 PWM，正好用于驱动三相全桥。这六路信号建议从 PA8-PA10 和 PB13-PB15 引出，并在排针上做好标记。其次是电流采样。FOC 最常见的方案是双电阻采样，需要两路 ADC 通道，并且最好使用 ADC 的注入组来实现与 PWM 同步的采样触发。硬件上要保证采样电阻到 ADC 引脚的走线远离 PWM 输出线和功率地，多预留一组 RC 滤波焊盘。第三，编码器接口。TIM2-TIM4 都能工作在编码器模式，编码器 A、B 相输入最好加一个简单的 RC 滤波，防止电机电刷噪声干扰。

不要指望用一块最小系统板直接驱动电机。更好的路径是：先用最小系统板烧录 FOC 代码，用示波器确认 PWM 输出波形和 ADC 采样时序，再配合市面上的驱动模块做带载测试，最后再画一块专用驱动板集成电源和功率管。如果一上来就直接画大板，调试难度会瞬间高好几个级别。

5.2 低功耗和电池供电方向

另一个常见扩展方向是把这块最小系统板改成低功耗采集节点。先泼一盆冷水：如果板载 LDO 用的是 AMS1117，它的静态功耗就有几毫安，低功耗项目天生就不可能达标。把它换成 ME6211、RT9013 这样的低压差低功耗 LDO，或者干脆上 DCDC 降压，静态功耗才能压下来。

硬件上还需要给外设加电源控制开关。最简单的方式是单片机用一个 IO 通过 MOS 管或负载开关芯片来控制传感器、指示灯的供电。待机时把这些外设电源全部断开，只保留 MCU 在 STOP 模式，同时用 RTC 定时唤醒。这要求 RTC 必须正常工作，所以 32.768kHz 晶振和 VBAT 电池电路就变得重要了。如果你一开始就打算做低功耗，原理图阶段就要把 VBAT 独立供电考虑进去。最小系统板在这次设计中虽然没做 RTC，但我把 VBAT 网络和 3.3V 通过一个 0Ω 电阻连接，后续需要时可以直接拆掉电阻接入电池。

5.3 复盘：第一块板子让我学到的事

做完这块板子，我最大的感受是：硬件设计的容错率，其实是在原理图阶段决定的，而不是在 PCB 阶段。原理图里每一条连线、每一个电容电阻的选择，都会在后期的焊接和调试中得到放大。比如去耦电容放远几毫米，可能只会让噪声稍微大一点；但晶振负载电容配错，就可能导致整块板子上电后完全没反应。

我在第一版踩过的坑里，最值得拿出来说的有三条。第一，原理图里一定要加测试点网络，3V3、GND、NRST、BOOT0 各留一个，调试点多了，排查效率完全不一样。第二，焊完 MCU 先别着急碰其他元件，用万用表仔细检查每个电源引脚和地引脚之间有没有短路，这个动作能省掉后面 90% 的麻烦。第三，打样下单前最后再导出一次 Gerber，用在线预览器逐层看一遍，花五分钟检查，比收到货后再折腾三天要划算得多。

现在这块最小系统板已经成了我工作台上的一块“万能底板”，不管是试传感器、调通信协议，还是评估某个新 IC，都是直接往排针上一插就能用。当初多花的那些时间，在后续每个项目里都加倍赚了回来。如果你也准备画自己的第一块 STM32 最小系统板，大胆去画，细心去查，每一块报废的板子都是最好的老师。