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大多数开发者在看到“zynq7020的arm A9核降频实录”这个标题时，第一反应大概率是：别人都在想方设法把频率往上拉，你怎么还往下调？这跟我当初接到项目需求时的反应一模一样。项目拿到手的Zynq-7020，双核ARM Cortex-A9，默认跑在666.667MHz，这是Xilinx在PS配置向导里给你填好的“标准答案”，几乎所有参考设计、FSBL模板、BSP和设备树都以这个频率作为默认出发点。但实际把产品往现场一放，我才发现“能跑”和“能稳定跑”完全不是一回事：工业设备要在密闭腔体里无风扇散热，采集板要用电池供电撑满一个班次，或者某个模拟采集通道在CPU高频运行时总能抓到莫名的噪声毛刺。这些场景下，主动把A9降频反而是一种更成熟、更专业的取舍。

这篇文章就是一次完整的实操记录。我会先把Zynq-7020里ARM PLL到Cortex-A9的时钟链路讲清楚，然后分别给出FSBL/U-Boot阶段静态降频、Linux cpufreq动态调频两条路径的具体操作，最后聊频率验证方法和几个我实际踩过的坑。如果你手头有Zynq-7000系列板卡，正在做功耗、热设计或稳定性优化，这篇文章可以帮你少走不少弯路。

1. 先说人话：为什么有人会把A9降频，而不是超频

1.1 默认频率与“看起来很美”的性能指标

Zynq-7020的PS侧集成了双核ARM Cortex-A9，默认工作在666.667MHz。这个频率在Xilinx的官方文档里写得很清楚，Zynq-7020的-1速度等级芯片，CPU主频标称就是667MHz，而-3速度等级则可以跑到767MHz甚至更高。很多做评测、跑demo、发论文的人，都喜欢把频率固定在最高档，让benchmark数据好看一些。

但我做了几个真正量产的工业项目之后发现，667MHz这个数字背后默认隐藏着一整套条件：散热良好的空气流动、供电纹波稳定、PCB走线规范、DDR和CPU时钟同步工作。这些条件在实验室的开放平台上都没问题，可一旦把板子塞进铝合金密封壳体，加上-40℃到85℃的环境温度范围，事情就完全不一样了。

我之前做一块数据采集板，Zynq-7020旁边就是24位ADC和精密基准源，整块板子无风扇被动散热。667MHz满负荷跑算法时，CPU核心里面功耗大，热量传导到基准源附近，ADC的温漂指标直接超标。这个时候最直接有效的手段，不是换散热器，而是把CPU降频到333MHz或者400MHz，让核心功耗降下来。

1.2 哪些场景真正需要降频

降频不是性能倒退，而是一种面向实际约束的优化。从我自己做过的项目看，主要有这几类需求：

• 无风扇密闭壳体场景：机器视觉、工业控制设备为了防尘防爆，往往采用全密封外壳。壳体内热量只能靠自然对流和壳体表面散掉，此时CPU保持667MHz满载运行，壳内温度会迅速逼近芯片结温上限，时间一长就会出现随机死机、DDR读写错误这类“幽灵故障”。
• 电池供电的便携设备：Zynq-7020虽然不含PL逻辑功耗，但PS侧双核A9在667MHz满载时，核心功耗和DDR控制器的功耗加起来并不低。对便携式测试仪器来说，降频到400MHz可能只损失30%的计算能力，但整机续航能增加近一倍，这个账很好算。
• 对噪声敏感的模拟混合设计：A9的时钟频率及其谐波，会通过电源平面和地平面耦合到模拟前端。如果模拟采集系统恰好有几个频点处于CPU时钟的谐波附近，降频后把谐波挪到模拟带宽之外，往往比加一堆滤波电容更有效。
• 长期可靠性优先的场景：一些电力、轨交设备要求7×24小时连续运行，设计上会把器件降额使用。667MHz虽然也在标称范围内，但长期高温工作会加速电迁移和老化，把频率降到400MHz或333MHz，等于给芯片留出了充分的寿命余量。

我在实际项目中体会最深的一点是：降频省下的不仅是功耗，还有排查问题的成本。很多时候板子高温死机、通讯偶发异常，你查了半天UART、查了DDR时序、查了中断优先级，最后发现把CPU频率降一档，问题直接消失。这类“降频治百病”的经验虽然听起来土，但在工程现场确实管用。

2. Zynq-7020的A9时钟家谱：频率从哪来、能调到多低

2.1 从PS_CLK到Cortex-A9的完整时钟链路

要对A9精确降频，首先得知道它的频率是怎么算出来的。Zynq-7020的ARM PLL和CPU时钟链路可以简化成下面这条路径：

PS_CLK引脚输入(通常33.333MHz) → ARM PLL(倍频) → CPU_6x4分频器 → Cortex-A9 CPU时钟

PS_CLK是板级参考时钟，在绝大多数Zynq-7020板卡上都是33.333MHz，Xilinx官方开发板ZC702、ZedBoard、黑金、米联客等核心板也都是这个值。有些板子会用50MHz或66MHz晶振，改PLL参数时必须以自己板子实际的PS_CLK为准，这一点特别容易踩坑。

ARM PLL是一个模拟锁相环，它的输出频率由寄存器里的倍频值FDIV和分频值DIVCFG共同决定。PLL输出之后，还会经过一个可编程的CPU分频器，最终才是A9核心实际跑到的频率。参考Xilinx UG585文档以及FSBL源码里的默认配置，标准计算关系可以写成：

PLL输出频率 = 2 × PS_CLK × FDIV / (DIVCFG + 1) CPU频率 = PLL输出频率 / CPU分频比

以PS_CLK=33.333MHz、DIVCFG=0、CPU分频比=2为例，FSBL默认的FDIV=20时，PLL输出就是2×33.333×20=1333.33MHz，再除以2得到666.67MHz。这正是我们熟悉的CPU默认频率。如果要把CPU频率降到333.33MHz，可以直接把FDIV从20改成10，PLL输出变成666.67MHz，CPU分频后就是333.33MHz。

2.2 降频时能选的频率档位怎么算

理解了公式，我们就可以算出一组工程上可行的CPU频率档位。下表以PS_CLK=33.333MHz、DIVCFG=0、CPU分频比=2为基准：

这里有一个必须注意的物理限制：Zynq-7000系列的ARM PLL，其VCO（压控振荡器）输出频率范围不是无限宽的。参考UG585，PLL VCO的推荐工作范围大约在750MHz到3000MHz之间。如果你把FDIV设得太小，导致PLL输出远低于VCO下限，PLL可能根本无法锁定，芯片直接启动失败。

按照这个限制反推：CPU分频比取2时，PLL输出至少要750MHz，那CPU频率最低大约就是375MHz。所以333MHz这个档位严格来说需要额外处理——要么把PLL输出锁定在666.67MHz这种较低值且碰运气，要么调整CPU分频比，让PLL工作在更高频率、再通过更大分频把CPU频率降下来。这正是系统工程和跑通demo之间的差别：改一个FDIV看似简单，但实际硬件是否锁相成功，必须实测。

顺便说一下，Zynq的CPU_6x4分频器并不是只能除以2。FSBL和U-Boot里通常通过SLCR寄存器组的CLK_621_TRUE等寄存器配置分频比。因此工程上更稳妥的降频做法是：把ARM PLL固定在1000MHz左右，然后通过调大CPU分频比来得到400MHz、333MHz甚至更低的目标频率，而不是一味把FDIV往小了改。这样既能避开VCO下限，又能保持PLL输出干净。

3. 静态降频实操：在FSBL和U-Boot阶段把频率钉死

3.1 用Xilinx SDK修改FSBL中的ARM PLL

如果你的项目不需要在运行时动态调整频率，只想让板子“永远跑在低频率”，那最干净的做法是在FSBL（First Stage Boot Loader）阶段把PLL配置一次，后续整个启动流程都以这个频率运行。

具体操作流程是：

1. 打开Xilinx SDK，确保你已经有一个硬件平台工程（hw_platform），里面包含PS配置信息。
2. 创建一个FSBL工程，或者直接打开Vivado导出的ps7_init_gpl.c文件。
3. 在ps7_init_gpl.c中搜索ARMPLL_CTRL或pll_arm相关字段。
4. 找到写ARM_PLL_CTRL寄存器的初始化代码，重点看FDIV和DIVCFG所在的bit位。
5. 根据前面的计算公式，把FDIV改成目标频率对应的值。
6. 重新编译FSBL，生成BOOT.BIN，烧录启动。

以一个实际例子来说明。默认的ps7_init_gpl.c中，ARM_PLL_CTRL的值可能是一个类似0x00024010的32位数值。其中bit[25:12]是FDIV，bit[11:8]是DIVCFG。换算过来，FDIV=0x14=20，DIVCFG=0，对应PLL输出1333.33MHz、CPU频率666.67MHz。

如果想把CPU降到400MHz，我可以把FDIV改为12，同时保持DIVCFG不变。这样PLL输出800MHz，CPU分频后400MHz。改完之后，关键一步是别急着烧录，先用串口或JTAG确认芯片能正常启动。如果启动失败，多半是PLL VCO超出了锁定范围或DDR时序因时钟变化而失配。

3.2 修改PLL时最容易连累的DDR时钟

这里必须单独强调一个坑：Zynq-7020的DDR控制器时钟虽然和ARM PLL不是同一个PLL，但CPU核的时钟树改动会影响到整个PS域的时钟同步关系。如果DDR控制器和CPU之间的时钟域交叉逻辑没有处理好，降频后会出现DDR初始化失败、内存校验错误等诡异问题。

我自己的项目里遇到过这种情况：把ARM PLL从1333MHz降到800MHz后，U-Boot阶段能起来，但一加载Linux内核就报Unhandled fault或Kernel panic，后来定位发现是DDR的运行频率也需要同步调整。Xilinx的FSBL在ps7_init阶段会同时配置ARM PLL、DDR PLL和IO PLL，如果你只改了ARM PLL，那DDR PLL维持原频率，两者之间的时序关系就会变得微妙。

所以我建议大家修改FSBL时，把PS配置当作一个整体来考虑：先看Xilinx SDK里的“Zynq PS Configuration”向导，里面有一张完整的时钟树配置界面，CPU频率、DDR频率、外设时钟都可以图形化调整。尽量用工具向导去改动，然后重新导出FSBL，而不是手动去改裸寄存器的值。工具生成的值至少经过Xilinx的验证，比手算靠谱得多。

3.3 U-Boot阶段的快捷调频方案

如果FSBL已经固化在启动Flash里，不方便改了，但U-Boot是SD卡加载的，那还有一条捷径：在U-Boot阶段动态设置CPU频率。具体思路是利用U-Boot的misc_init_r或者自定义启动脚本，在跳转到内核之前，通过devmem命令直接写SLCR寄存器。

Zynq-7020的ARM_PLL_CTRL寄存器物理地址是0xF8000100，CPU时钟控制相关寄存器在SLCR块里。U-Boot环境下可以用：

# 在U-Boot命令行下直接写ARM_PLL_CTRL寄存器 mw.l 0xF8000100 0x0002400A

这条命令把FDIV写成10，如果DIVCFG不变，PLL输出就从1333MHz降到了666MHz，CPU分频后333MHz。写完之后，再执行boot启动Linux。但要注意，这种方式改的是U-Boot运行时的寄存器，如果你的U-Boot启动流程中有代码重新初始化时钟，覆盖了你的修改，那就不生效。另外，U-Boot阶段直接改PLL有锁相失败的风险，一旦PLL失锁，整机死锁只能断电重启。所以生产环境我更推荐回FSBL去改，U-Boot的mw命令只适合做快速验证。

4. Linux侧动态调频：cpufreq、sysfs和实测数据

4.1 先确认内核是否开启了cpufreq

静态降频适合“一劳永逸”的需求，但如果你希望系统在空闲时自动降频、负载上来时再升频，那就要靠Linux的cpufreq子系统了。Zynq-7020的PS侧是标准ARM Cortex-A9，Linux内核完全支持cpufreq框架。前提是你在编译内核时打开了相关选项。

我用Xilinx官方BSP编内核时，需要确认这几个内核配置项：

CONFIG_CPU_FREQ=y CONFIG_CPU_FREQ_GOV_PERFORMANCE=y CONFIG_CPU_FREQ_GOV_USERSPACE=y CONFIG_CPU_FREQ_GOV_CONSERVATIVE=y CONFIG_CPU_FREQ_GOV_ONDEMAND=y CONFIG_ARM_ZYNQ_CPUFREQ=y

如果用的是老版本的Xilinx内核（比如3.14或4.0系列），对应的驱动名通常是cpufreq-cpu0或者arm-zynq-cpufreq。主线内核则一般走cpufreq-dt框架。不管哪个驱动，最终用户态看到的接口都是一样的：/sys/devices/system/cpu/cpu0/cpufreq/目录。

内核起来之后，先看一眼当前状态：

cat /sys/devices/system/cpu/cpu0/cpufreq/cpuinfo_cur_freq cat /sys/devices/system/cpu/cpu0/cpufreq/scaling_available_frequencies cat /sys/devices/system/cpu/cpu0/cpufreq/scaling_available_governors

scaling_available_frequencies会列出当前设备树里允许切换的频率档位。如果只有666667一档，说明设备树没有配置多个OPP，或者你的cpufreq驱动没正确解析到频率表。

4.2 动态切换到333MHz或400MHz

确认cpufreq可用之后，就可以手动切频率了。我这里演示切换到400MHz，假设你的内核把设备树配置成了两档（666666和400000，单位kHz）。

# 先把governor切换成userspace，拿到手动控制权 echo userspace > /sys/devices/system/cpu/cpu0/cpufreq/scaling_governor # 查看可用频率，确认有400000这一档 cat /sys/devices/system/cpu/cpu0/cpufreq/scaling_available_frequencies # 手动设定频率 echo 400000 > /sys/devices/system/cpu/cpu0/cpufreq/scaling_setspeed # 确认当前实际频率 cat /sys/devices/system/cpu/cpu0/cpufreq/scaling_cur_freq

执行完最后一条命令，如果输出400000，说明内核已经把CPU切到了400MHz。这时候用cat /proc/cpuinfo看BogoMIPS，也能看到明显变化。BogoMIPS是Linux在启动时根据实际CPU频率校准出来的估算值，降频后BogoMIPS会按比例下降，这是一个非常直观的验证指标。

如果你希望系统自动管理频率，不手动干预，可以把governor设成ondemand或conservative：

echo ondemand > /sys/devices/system/cpu/cpu0/cpufreq/scaling_governor

ondemand的策略是CPU负载超过阈值就升频，空闲就降频，适合大多数嵌入式Linux场景。conservative则更保守，频率升降都是渐进的，适合对功耗波动敏感的应用。

4.3 设备树中配置多档OPP的方法

动态调频的前提是设备树里已经声明了多个可切换的频率点。以老式operating-points格式为例，在设备树的cpu节点里这样写：

cpu@0 { compatible = "arm,cortex-a9"; reg = <0>; clock-latency = <1000000>; operating-points = < 666666 1000000 400000 1000000 333333 1000000 >; };

这里每一行第一个数字是频率（kHz），第二个数字是电压（微伏）。Zynq-7020的内核电压一般在1.0V左右，但必须参考你的板卡原理图和电源方案。电压写高了不会马上出问题，但会增加功耗；电压写低了，进去高频档位就可能直接死机。这个值一定不要拍脑袋填，最好从板卡BSP或者Vivado的电源配置里查清楚。

新版本内核推荐用operating-points-v2格式：

cpu0_opp_table: opp-table { compatible = "operating-points-v2"; opp666000000 { opp-hz = /bits/ 64 <666666666>; opp-microvolt = <1000000>; }; opp400000000 { opp-hz = /bits/ 64 <400000000>; opp-microvolt = <1000000>; }; };

使用operating-points-v2时，记得cpu节点里用operating-points-v2 = <&cpu0_opp_table>;引用表。我遇到过有人同时写了operating-points和operating-points-v2，导致驱动解析混乱、cpufreq注册失败的情况。同一棵设备树里，两种格式只能选一种。

5. 验证频率真的降下来了：软件读数与硬件测量

5.1 软件层面的三重验证

设置完频率之后，不能只看scaling_setspeed里写了什么，要确认真实频率确实改变了。软件层面我一般做三重验证：

第一重是sysfs读数：

cat /sys/devices/system/cpu/cpu0/cpufreq/cpuinfo_cur_freq cat /sys/devices/system/cpu/cpu0/cpufreq/scaling_cur_freq

cpuinfo_cur_freq是硬件计数器算出来的当前频率，scaling_cur_freq是cpufreq框架认为的频率。两者一致，说明驱动和硬件状态是同步的。

第二重是/proc/cpuinfo：

cat /proc/cpuinfo | grep BogoMIPS

以666MHz启动时，BogoMIPS大约是1332左右；降到333MHz后，BogoMIPS会降到666左右。BogoMIPS和频率的对应关系不是严格一致，但变化趋势一定是线性的。如果频率改了BogoMIPS没动，基本可以判断cpufreq没有真正生效。

第三重是跑一下实际负载测试，比如用time命令跑一段相同代码，对比降频前后执行时间。我常用的是一个简单的素数计算脚本，或者sysbench cpu跑整数运算。667MHz下跑1000万次质数筛选大概10秒的话，400MHz下就会延到15秒左右。数据摆出来，比任何理论分析都有说服力。

5.2 硬件层面的实测验证

软件读数终究是内核给出来的，严谨的工程验证必须回到硬件层面。我通常做两种硬件测量：

一种是用示波器测量A9输出引脚的翻转频率。虽然CPU内部时钟不会直接引到外部，但Zynq-7020的MIO引脚有一部分复用了PS时钟输出功能，或者你可以写一个简单的GPIO翻转循环，然后用示波器看IO翻转周期。在非缓存映射的GPIO地址上做while循环翻转，翻转频率和CPU频率是成比例的。667MHz和333MHz下，同样的循环代码，IO翻转频率大约会差一倍。这个方法不用额外硬件，只有示波器就能做。

另一种是直接测量核心电源轨的电流。Zynq-7020的VCCPINT是1.0V核心供电，通常由一个独立的DC-DC或LDO供给。用电流钳夹住电源路径，在上位机跑同样的负载，对比667MHz和333MHz下的电流差异。实测中，我的板子在667MHz满载时VCCPINT电流大约在800mA左右，降到333MHz后能降到500mA左右。功耗降低的幅度和降频比例基本对应，这也是动力热计算的核心依据。

温度验证也同样重要。用热像仪或者贴在芯片表面的热电偶，满载运行10分钟后比较两种频率下的结温。有一次我在一个密闭壳体中做测试，667MHz满载温度已经到82℃，降到400MHz后温度稳定在70℃上下，效果非常明显。

6. 降频路上我踩过的几个坑及其应对

6.1 改了FDIV但PLL不锁定，板子直接起不来

这是我第一次手动改FSBL时踩的坑。我把FDIV从20直接改成8，想当然认为330MHz应该没问题，结果板子JTAG能连上，但CPU核起不来，打印全无。后来查UG585才发现，PLL VCO有下限约束，FDIV=8时PLL输出只有533MHz，明显低于750MHz的工作下限。

正确做法是，不要把PLL输出压得太低，而是通过调整CPU分频比来获得目标频率。比如想让CPU跑333MHz，可以保持PLL输出在1000MHz左右，然后把CPU分频比从2改为3，这样CPU核时钟就是333MHz。修改CPU分频比要找到对应的SLCR寄存器位域，不同BSP版本命名有差异，建议参考Xilinx的UG585第26章时钟寄存器部分，逐位核对。

6.2 设备树OPP电压值瞎填导致高频档死机

在设备树里配多档OPP时，如果只写了频率而忽略了电压，或者电压值写得比实际需求低，就会出现一种很隐蔽的现象：系统在低频档跑得好好的，一旦负载升高、cpufreq自动切换到高频档，CPU立即死机。这种问题最难查，因为低频时完全复现不了。

解决思路有两个。第一，把设备树里所有频率档的电压都设成板卡最高核心电压，比如1.0V甚至1.05V，降低切换风险。代价是低频档时电压下不来，低功耗效果打折扣。第二，确认板卡电源芯片是否支持动态调压，如果不支持，那就不建议用cpufreq的多档调频，老老实实在FSBL阶段静态降频反而更稳定。

6.3 降频后UART、外设时钟也跟着变了

Zynq-7020的PS外设时钟有一部分是从CPU时钟域派生出来的。如果你直接改了ARM PLL，而没有检查IO PLL和DDR PLL的级联关系，可能会遇到UART波特率不准、SD卡读写超时、以太网PHY握手失败这些问题。

我在动态调频时碰到过一次UART乱码的情况。当时把CPU从667MHz降到400MHz，串口输出就开始偶发乱码。后来排查发现，UART参考时钟是独立PLL提供的，CPU降频理论上不影响UART，但板级设计里有共用时钟域的逻辑，降频后时序裕量变了。

所以不管采用静态还是动态降频，改完之后一定要把板子上的所有外设都过一遍：串口、网口、USB、SD卡、SPI Flash、CAN，逐个确认通信正常。工程上最怕只验证了CPU跑分，没验证外设功能，结果整机联调时才暴露问题。

6.4 降频后“反而更卡”的误区

还有一个容易让决策者犹豫的问题：降频是否会让系统明显变慢。从我实际测试的数据看，如果应用本身不是高强度CPU密集型，而是以IO读取、逻辑控制为主，那CPU从667MHz降到400MHz，整体响应速度几乎感觉不到差异。Zynq-7020的瓶颈往往在DDR带宽和PL逻辑处理，而不是CPU主频本身。

反过来，如果你的应用确实是大量浮点运算或者图像处理，那降频肯定会影响吞吐量。这时候更好的方案是优化任务分配，把重负载放到PL侧去做，PS侧A9只做控制管理，这样既保住了性能，又能降频降功耗。这种软硬件协同调优的思路，比单纯纠结CPU主频要有价值得多。

最后再分享一个经验：降频不是一次改完就完事，最好把FSBL的静态降频和Linux的cpufreq动态调频结合起来。产品启动阶段用静态低频率保证稳定，进入系统后按负载自动升频。这样既拿到了低功耗红利，又能在关键时刻释放性能。我在后续项目中一直沿用这套组合策略，实测下来无论是功耗还是稳定性，都比单一方案强不少。