企业官网建设流程全解析

做后端的人应该都有过这种经历——DC综合出来的频率挺好看，PR后的时序报告也不差，结果一到签核用Calibre QRC把寄生参数提出来，时序直接掉个20%，吓得赶紧回去查版图。这个把版图里的走线电阻、电容、耦合电容算出来并反标到网表里的过程，就是寄生参数提取。而在众多提取工具里，Calibre QRC（现在新版叫Calibre xRC）应该是后端工程师打交道最多的一个。这篇文章不打算讲太虚的概念，就围绕calibre QRC提取寄生参数这件事，从原理到命令到排错一步步说清楚，适合刚接触后端签核流程的工程师照着做，老手也可以跳着看，重点部分应该对你有启发。

1. 内容整体设计与思路拆解

1.1 为什么后端必须做寄生参数提取

理想情况下，我们画版图时总希望每一根走线都像没有电阻的导线、没有任何电容，但真实芯片里没有这么好的事。金属线本身有方块电阻，线与线之间有介质电容，线与衬底之间也有电容，通孔本身还会引入接触电阻。到了28nm以下工艺，线间距越来越小，侧壁耦合电容甚至会超过对地电容，成为影响延时的主角。如果不做寄生参数提取，所有时序、功耗、信号完整性分析都建立在一个“理想版图”上，那结果就和实际芯片差得很远。

打个比方，一个城市的道路规划图上，每条路都画得很顺，但你开车时实际会遇到红绿灯、收费站、堵车路段。寄生参数就像是这些红绿灯和堵车路段，不走一趟根本不知道真实通勤时间。寄生参数提取就是把“理想地图”变成“真实路况信息”的过程，从而让时序仿真更接近芯片流片后的真实表现。

寄生参数提取对后端的影响是全域性的：时序分析要靠RC延时，IR drop要靠电流路径上的电阻，EM要靠电流密度，信号完整性要靠耦合电容。可以说，只要涉及“真实版图”的分析，都离不开这一步。这也是为什么它在签核流程中几乎和DRC、LVS并列，成为三大必跑项目之一。

1.2 QRC在Calibre流程里的定位

Calibre平台本身是一个完整的物理验证套件，DRC负责检查版图规则，LVS负责检查版图与原理图的连通性，而QRC（现在新版本叫xRC）承担的是寄生参数提取这一环。它和LVS的关系很紧密：LVS确认版图连接关系正确以后，QRC才能在同一个版图数据上做进一步计算。所以实际项目中，PEX一般都要在LVS clean以后跑，不然提取出来的寄生网表会带着短路、断路问题，后面做时序分析等于白做。

QRC的核心流程可以概括成“切分、计算、压缩、输出”四步。工具会把每一条金属走线按照工艺尺寸切分成很多小段，结合工艺厂商提供的物理模型，算出每一段对地的电容、相邻线段之间的耦合电容以及电阻值；然后按照精度要求做RC网表压缩；最后输出成下游工具能读取的标准格式。听起来复杂，但实际对使用者来说，大部分工作在于准备输入文件、配好提取规则、判断结果是否合理。

1.3 工具选型：为什么很多项目都选QRC

市面上后端寄生参数提取工具，用得比较多的还有另一家的StarRC。QRC能站稳脚跟，我觉得主要靠三点：一是和Calibre LVS天然集成，规则文件和版图数据库可以共用，LVS后的数据导出、层次信息映射都很直接；二是提取模型库（qrcTechFile）在主流工艺节点上覆盖得很全，很多foundry直接提供经过验证的文件；三是输出格式非常丰富，SPF、DSPF、SPEF都能给，无缝对接PT、Tempus等时序分析工具。

当然，选工具也看公司流程和项目特点。有的团队全流程用某一家工具，那提取工具自然跟着配套走；有的是因为客户指定的签核环境要求。但从我接触过的项目看，QRC在寄生提取的精度、大数据量处理能力和层次化提取的便利性上，表现一直很稳定。尤其是当项目规模变大，需要做hierarchical提取时，QRC的灵活性和资源控制能力会比较明显。

2. 核心细节解析与实操要点

2.1 输入文件三件套：版图、网表、qrcTechFile

先明确一下跑QRC需要准备什么。最基本的三样东西：

• 版图文件，一般是从PR工具导出的GDS或者OASIS，里面是最终的物理图形；
• LVS之后的网表，一般是顶层CDL或者SPICE格式，用来告诉工具版图里的器件和连接对应到电路上是什么关系；
• qrcTechFile，也就是工艺技术文件，由foundry提供，或者由Calibre工具根据foundry指定信息生成，里面定义了每层金属的方块电阻、介质厚度、介电常数、通孔阻抗、最小线宽线距等工艺物理参数。

这三样东西必须确保版本匹配，尤其是qrcTechFile和版图对应的是同一个工艺节点、同一套后端设计规则。我曾经见过有人拿着旧版qrcTechFile跑新工艺的版图，提取出来的线电容整体偏了差不多15%，当时查了很久才发现是文件版本用错了。建议在项目的run目录里给每个文件加上日期或版本号，方便追溯。

除了三个核心输入，PEX规则文件也必不可少。它相当于整个提取任务的“配置单”，告诉QRC版图文件在哪、提取完输出什么格式、采用什么精度模式。PEX规则文件可以在Calibre Interactive里图形化生成，也可以手工维护，熟练以后建议直接脚本化，方便多人协作和版本管理。

2.2 提取模式：Gate-level与Transistor-level怎么选

QRC的提取模式，最常见的是Gate-level（门级）和Transistor-level（晶体管级）两种。Gate-level模式把标准单元内部当成已知的黑盒，主要提取单元之间的互连寄生，也就是金属走线的R和C，速度很快，内存占用小，适合数字芯片全芯片级别的时序签核。绝大多数PR后的静态时序分析用这种模式就够了。

Transistor-level模式则要精细得多，它会把每个晶体管的栅、源、漏之间寄生都提取出来，输出网表可以直接给SPICE仿真器跑管级验证。模拟模块、定制单元库的lib提取、存储器单元的验证，都会用到这种模式。代价就是网表尺寸增长很快，仿真时间也长，所以一般只用在关键模块或高精度场景。

实际项目里我会先把需求想清楚：我是要跑全芯片PT，还是只对某个模拟IP做后仿验证？前者选Gate-level，后者选Transistor-level。两种模式对应的QRC配置不一样，提错模式会浪费大量时间。还有一个细节是，即便在Gate-level模式下，也依然可以选择是否对单元内部做“简化寄生”处理，这个需要在PEX规则里明确配置。

2.3 精度与速度的权衡：RC压缩与耦合电容

QRC提取出来的寄生网表往往非常庞大，如果全量保留所有RC节点，下游工具根本跑不动。所以QRC支持多种网表压缩（reduction）策略，在误差可控的条件下合并节点、删除不重要的电阻电容。常见的控制参数包括Porosity（孔隙率/提取密度）、电容阈值、电阻阈值等。

这里要特别强调一下耦合电容（CC，coupling capacitor）的处理。在12nm、7nm这类先进工艺下，线间距只有几十纳米，相邻金属线之间的侧壁电容占比非常大，如果不提取CC，串扰分析和时序都会严重偏乐观。所以QRC提取模式至少要选择R+C+CC，单纯只提R或者只提C在数字后端流程里很少用。如果下游工具需要做信号完整性分析，提取时还必须把CC保留在网表里，不能过度压缩，否则就没有串扰振荡、peak noise这些数据。

关于压缩参数怎么定，我的经验是先跑一版“高精度、低压缩”的结果作为基准，看total R、total C落在什么量级；然后设一组有代表性的压缩参数，对比压缩前后关键路径延时误差。如果误差在可接受范围（比如1%以内），再用压缩后的网表去做全芯片流程。这套流程虽然前置时间多一点，但能避免“压缩参数拍脑袋导致精度大幅损失”的问题。

2.4 输出格式选择与下游工具对接

QRC能输出多种寄生网表格式，这个选择直接关系到下游工具怎么用。最常用的格式有SPEF、DSPF、SPF三种：

• SPEF是最通用的标准寄生格式，PrimeTime、Tempus这些STA工具都能直接读，数字后端签核流程里基本是首选；
• DSPF是详细SPICE格式，保留了完整的RC网络细节，适合做HSPICE级别的精度仿真，但文件非常大；
• SPF是简化版SPICE格式，节点数经过压缩，适合做快速时序评估和中小规模模块的后仿。

输出格式应该在PEX规则文件或命令行参数里提前定好，不要等提取完再转换，因为不同格式对RC网络的裁剪程度不同，临时转换会引入额外误差。另外要留意格式里是否包含寄生二极管、耦合电容分组等信息，某些分析场景需要这些额外字段。我的做法是：主打时序签核就用SPEF，涉及模拟IP精度验证就用DSPF，中间调试阶段用SPF先快速过一遍。

3. 实操过程与核心环节实现

3.1 环境准备：版本、许可证与run目录

动手之前先把环境确认好。第一是版本，Calibre不同版本的PEX/QRC语法和界面会有差异，先确认你在用哪一版，再去查对应的文档。第二是许可证，确保QRC模块（或者xRC模块）的license是有效的，跑之前可以用Calibre自带的license check命令验证一下，免得跑到一半发现没权限，浪费时间。第三是run目录的规划，我习惯这样组织：

proj_run/ ├── layout/ # GDS/OASIS版图 ├── lvs/ # LVS结果网表 ├── qrc/ # qrcTechFile ├── pex/ # PEX输出文件 └── scripts/ # runset和其他脚本

输出目录要先建好，因为QRC运行时会产生中间文件和日志。磁盘空间也要注意，全芯片提取的中间数据有时能达到几十GB，提前把空间留够，避免写满磁盘导致提取中断。

3.2 PEX规则文件与关键命令

PEX规则文件是整个提取过程的核心。一个典型的规则文件会包含如下内容：

LAYOUT PATH "./layout/top.gds" LAYOUT PRIMARY "top" LAYOUT SYSTEM "GDSII" LVS PATH "./lvs/top.lvs.spice" LVS REPORT "./lvs/top.lvs.report" QRC TECH FILE "./qrc/qrcTechFile" PEX EXTRACTION R+C+CC PEX NETLIST "./pex/top_pex.spf"

注意，不同版本对具体关键词的写法会有差异，比如有的用PEX NETLIST TYPE SPEF，有的在命令行里指定输出格式。但整体思路是一样的：告诉工具“版图在哪、网表在哪、工艺参数文件在哪、要提什么、输出到哪”。

配置好以后，一般在命令行直接运行：

calibre -pex -spf -fmt spf -hier ./scripts/top_pex.rule

参数说明：-pex表示进入寄生提取流程，-spf表示生成SPF格式网表（也可以根据输出需要换成-spef），-fmt指定格式类型，-hier表示采用层次化提取方式。这些参数组合在不同版本上略有不同，最好先跑一个help确认支持项。除了命令行，Calibre Interactive图形界面里的PEX工具也能一步步配置，对新手更友好，但做流程自动化时还是要走脚本。

3.3 提取结果确认与后处理

跑完以后，不要急着把SPEF丢给PT，先花几分钟做合理性检查。我会先看输出网表的头部信息，确认工艺单位（一般是微米或纳米）、电源地网络识别、耦合电容是否在选项里被保留。然后用文本统计一下total R和total C，和上版数据或者估算值做对比。比如一个中等规模模块，抽出来的总电容如果比上一版差了一大截，就说明有内容被漏提或者模型换错了。

接下去是用PT读SPEF跑一轮带寄生时序，对比提取前后的关键路径延时和时序违例。这一步非常能发现问题。比如之前有个项目，top level用的是net-based提取只抓了指定net，结果某条关键路径的net不在提取范围内，时序数据一下子从close变成了violation。后来我们改用全局提取，问题才消失。所以不管用哪种提取方式，一定要明确提取范围是否覆盖了后续分析要用的全部网络。

3.4 层次化提取与顶层接口处理

做大型芯片时，层次化提取几乎是必须的。QRC先把每个子模块单独提一遍寄生，再在顶层做组装处理。这里最需要注意的是子模块边界的寄生电容和跨层连接处的电阻。如果一个net跨越多个子模块与顶层走线，边界处很容易出现重复计算或漏计算的情况。

我的习惯是提取前先检查层次化LVS的report，确认顶层和子模块的pin定义完整。pin定义不全会直接导致边界寄生缺失，最终在时序分析里表现为接口路径偏乐观。另一个技巧是，在子模块提取时使用“pin-based”模式，让QRC自动处理边界电容的归属，顶层再基于子模块结果做全局组装，这样既省内存，结果也干净很多。

4. 常见问题与排查技巧实录

4.1 典型报错与解决思路

这里想特别提醒一点：看到报错不要只盯着最后几行，先打开日志看第一个error出现的位置，往往真正的问题在更早的地方。比如目录没写权限、网表格式不对，都可能被工具翻译成一长串让人看不懂的报错。我调试时最喜欢用的命令是把日志里所有Error和Warning抓出来排个序，先修第一个，大多数情况下问题就解决了。

4.2 结果合理性检查经验

除了看日志，结果合理性检查更重要。我自己总结了一套快速的检查套路：

• 挑一个小模块，面积大概100um乘以100um，跑一版高精度提取。手算或参考同工艺历史数据，看看单位面积电容密度是否在一个合理的量级。
• 看时钟网络的电阻值。时钟线一般走高层金属、线宽较宽，方块电阻和走线长度直接决定时钟偏斜，如果提取出来的时钟线电阻数量级不对，那后面对时钟树的分析全都会失真。
• 对高扇出网络做抽查。比如复位信号、使能信号，提取后的net capacitance是否和PR工具报告的趋势一致，如果差别太大，要怀疑介电常数或线间距模型设置。

经验之谈，宁可多花半天做这些检查，也别把错误结果一路带到后面。因为寄生参数提取的问题往往不是“无结果”，而是“结果看起来正常，实际偏差很大”，带着错误网表跑到后面才暴露，定位成本会翻好几倍。

4.3 大模块提取的资源优化技巧

芯片规模上来以后，QRC提取最头疼的就是内存和运行时间。项目里常用的优化手段有这么几个：

• 使用层次化提取，先对子模块提取寄生，再在顶层组装。相比flat提取，内存占用能降低一个量级，但需要保证层次化边界处理正确，否则接口处的寄生会丢。
• 限制提取范围。如果只是针对时钟网络或者某几条关键路径做分析，可以用net-based模式只提取指定网络，时间和资源都会大幅下降。
• 合理分配CPU和内存资源。QRC支持多线程，跑之前根据机器配置把并行度设好；同时留意任务调度，避免和DRC/LVS任务抢资源导致互相拖慢。
• 利用增量提取。版图改动不大时，只重新提取受影响的子模块，没必要整颗芯片从头再跑。这个流程需要项目脚本支持，但收益很高。

这些优化手段不是一开始就要全上，建议小模块先跑通流程，搞清基线资源需求，再逐步放大。如果流程还不稳定就急着上全芯片、开多线程，出了问题排错会非常痛苦。

5. 写在最后的一点体会

跑QRC这个活，说难不难，说简单也不简单。我自己的习惯是：每次量产项目签核前，先把QRC提取出来的总电阻总电容打印出来，跟上一版本做个对比，差值超过10%就停下来查，千万别直接往后跑。另外，一定要保管好每一版用的qrcTechFile，跟foundry给的版本核对一下再做，不然等流片回来才发现提取模型用错了，那就真让人睡不着了。关于Calibre QRC提取寄生参数，能聊的细节其实还有很多，比如3D求解器原理、不同foundry工艺文件的差异、net-based提取的脚本化用法，以后有机会再单独展开。希望这篇文章能帮你少踩几个坑，把时间花在真正需要分析的问题上。