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1. 这不是教科书里的流水线，是我在实验室调通第一条五级流水的真实记录

“指令流水线”这四个字，刚学《计算机组成原理》时我把它当成一个漂亮的概念模型——取指、译码、执行、访存、写回，像工厂流水线一样整齐划一。直到第一次在Logisim里搭出五级流水结构，跑第一条add $t0, $t1, $t2指令时，寄存器堆输出全乱了，PC跳得毫无规律，波形图上全是毛刺。那一刻我才明白：课本上画的那条平滑的流水线，现实中根本不存在；它是一场持续不断的冲突博弈，是硬件工程师用时序、锁存、旁路和预测，在硅片上硬生生“骗”出来的稳定假象。

这篇笔记不讲定义，不列公式，不复述王道讲义第几页。它是我从零开始搭建、调试、优化一条经典五级RISC-V流水线（兼容RV32I基础指令集）的全程实录。核心关键词就两个：计算机组成原理和指令流水线——前者是地基，后者是承重墙。如果你正在啃《计算机组成原理》教材却卡在流水线章节，或者刚做完计组实验但对“为什么要有转发”“为什么分支预测要提前两拍”始终半懂不懂，又或者你学软件出身、听人说“学软件的要学计算机组成原理”，想真正摸清CPU内部的呼吸节奏——那你翻到这里就对了。下面所有内容，都来自我焊过板子、烧过FPGA、盯过示波器、改过Verilog代码的真实现场。没有PPT式归纳，只有踩坑后的参数、波形截图里的关键点、仿真日志中那一行致命的stall_cycle=3。

2. 流水线设计不是画图，是给硬件下命令：为什么必须是五级？为什么不能更短或更长？

2.1 五级不是数学最优解，而是工程妥协的黄金分割点

很多人以为五级流水线（IF/ID/EX/MEM/WB）是理论推导出来的“最优级数”。错。它是上世纪80年代MIPS团队在VLSI工艺限制、功耗预算、面积成本与性能提升之间反复权衡后，找到的一个极其实用的平衡点。我拆解过三款不同架构的流水线：ARM Cortex-M3（三级）、RISC-V Rocket Core（十级）、Intel Pentium 4（超长流水，20+级）。它们的级数差异，根本不是“谁更先进”，而是“为谁服务”的直接体现。

• 三级流水（如早期ARM）：IF→DEC→EX，适合嵌入式MCU。好处是控制逻辑极简，时钟频率低（<100MHz），功耗小。坏处是每条指令都要等前一条走完全部三步才能进，吞吐量被死死卡住。我用Cortex-M0做电机控制时，一个PID计算循环要占满37个周期，实时性差点崩盘。

• 十级及以上（如Rocket Core）：把EX阶段再拆成ALU-1、ALU-2、ALU-3……好处是单级逻辑门延迟极短，理论上能跑到2GHz以上。但代价是分支预测失败惩罚高达15+周期，且每一级都要加锁存器（flip-flop），面积和功耗翻倍。我在FPGA上综合过，10级比5级多消耗42%的LUT资源，而实际频率只提升了18%。

• 五级（MIPS/RV32I标准）：IF（取指）→ ID（译码+寄存器读）→ EX（ALU运算）→ MEM（内存访问）→ WB（写回）。它把最关键的三个操作——取指（访ROM）、译码（查表+寄存器读）、ALU（算术逻辑）——严格分到不同周期，每级逻辑深度控制在15~20ns内（对应100MHz左右主频），既保证了单周期时间可实现，又让吞吐量达到理论峰值的80%以上。我实测过：在Xilinx Artix-7 FPGA上，五级流水线综合后最高工作频率为112MHz，而四级（合并MEM/WB）只能到95MHz，六级（拆EX为ALU+SHFT）则掉到88MHz——五级确实是当前工艺下性价比最高的选择。

提示：别被“级数越多越快”带偏。流水线深度增加带来的频率提升，很快会被分支惩罚、数据冒险开销吃掉。五级不是终点，而是起点——它足够简单让你看懂本质，又足够复杂让你直面真实世界的冲突。

2.2 每一级的“职责边界”必须像法律条文一样清晰

流水线能跑起来，前提是每一级干的事绝对不越界。我见过太多初学者把ID阶段的寄存器读操作挪到EX阶段，结果导致WB阶段写回时，ID正在读的寄存器值已被覆盖，整个数据流就乱了。五级流水的职责划分，本质上是一份硬件契约：

• IF（Instruction Fetch）：只做一件事——根据PC值，从指令存储器（ROM）中取出32位指令字。PC更新逻辑（PC+4）也在此级完成。严禁在此级做任何译码、判断或寄存器操作。我曾因在IF级加了一个简单的opcode == 0x13判断来跳过空指令，结果导致后续所有PC值错位，调试了三天才发现问题出在这里。

• ID（Instruction Decode & Register Read）：解析指令格式（R/I/S/J/B/U型），提取rs1/rs2/rd字段，同步完成寄存器堆的读操作。关键点：寄存器读必须在此级完成，因为EX级需要立即使用这两个操作数。ID级输出的rs1_data和rs2_data，就是EX级ALU的输入。严禁把寄存器读延后到EX级——那样会引入额外的时钟周期延迟，破坏流水线节奏。

• EX（Execute）：纯ALU运算。接收ID级送来的操作数和ALU控制信号（add/sub/and/or/xor/sll等），输出运算结果alu_result。严禁在此级访问内存或写寄存器。我最初把lw指令的地址计算放在EX级，结果发现sw指令的地址计算也挤在这里，ALU负载过重，时序无法收敛。

• MEM（Memory Access）：专管内存读写。lw在此级发出读请求，从数据存储器（RAM）取回数据；sw在此级将alu_result和rs2_data组合成地址，写入RAM。严禁在此级做ALU运算或寄存器写回。这里有个易错点：beq指令的比较操作其实也在MEM级完成（因为需要比较两个寄存器值，而这两个值已在ID级读出并传到EX级，EX级只做减法，MEM级判断是否为零），但判断结果不在此级改变PC，而是打个标记传给IF级。

• WB（Write Back）：唯一负责写寄存器的地方。接收EX级的alu_result（如add）或MEM级的mem_data（如lw），在时钟上升沿，将数据写入rd指定的目标寄存器。严禁在此级做任何读操作或运算。WB级的干净，是保证写回不干扰ID级读取的关键。

这个边界一旦模糊，流水线就会变成一锅粥。我的经验是：画一张表格，把每条指令（add, lw, sw, beq, jal）在每一级干的事逐条填进去。填完你会发现，lw指令在MEM级有数据读取，sw在MEM级有数据写入，beq在MEM级有比较但无写入，jal在IF级就更新PC……边界感，是理解流水线的第一道门槛。

2.3 “理想流水线”不存在：三大冒险是硬件工程师的日常战场

课本上那条平滑的流水线，只存在于没有分支、没有数据依赖、没有内存延迟的真空世界。现实中，三条“冒险”（Hazard）如影随形，它们不是bug，而是流水线的固有属性。我的笔记里，80%的内容都在和这三者搏斗。

• 结构冒险（Structural Hazard）：硬件资源不够用。最典型的是“取指和访存共用同一块存储器”。在单存储器系统中，IF级要读指令，MEM级要读/写数据，同一时刻只能有一方访问。解决方案？加一个哈佛架构——指令存储器（IMEM）和数据存储器（DMEM）物理分离。我在Logisim里第一次遇到结构冒险，波形图显示IF级PC卡在0x00000000不动，而MEM级地址线疯狂跳变，最后发现是IMEM和DMEM接到了同一个RAM芯片上。分开后，问题秒解。记住：结构冒险的根治方法，永远是增加硬件资源，而不是改逻辑。

• 数据冒险（Data Hazard）：后一条指令需要前一条指令的结果，但结果还没写回。比如add $t0, $t1, $t2后面紧跟sub $t3, $t0, $t4，sub需要t0的值，但add的结果要到WB级才写入t0，而sub在ID级就要读t0——此时t0还是旧值。这是最常遇到的冒险。解决方案有三：

  1. 插入气泡（Stall）：最笨但最稳。检测到依赖，就在ID级插入一个空操作周期（NOP），让sub晚一拍进入EX级，此时add已到MEM级，t0的新值虽未写回，但add的alu_result已在EX级输出，可被sub直接使用（这就是转发的伏笔）。
  2. 数据转发（Forwarding）：聪明的做法。不等WB，直接把EX级的alu_result或MEM级的mem_data，通过多路选择器（MUX）“抄近道”送给ID级的ALU输入端。我实现转发时，专门画了一张信号路由图：EX级的alu_result连到ID级ALU的A/B输入；MEM级的mem_data连到ID级ALU的B输入；WB级的wb_data连到ID级寄存器堆的rs1/rs2选择端。转发路径必须比ALU运算本身更快，否则没意义。
  3. 编译器调度（Software Scheduling）：在汇编层面插入无关指令，把依赖链拉开。比如add $t0, $t1, $t2后不跟sub $t3, $t0, $t4，而是先add $t5, $t6, $t7，再sub $t3, $t0, $t4。这对硬件透明，但要求程序员或编译器足够智能。我在用GCC编译RISC-V代码时，加-O2参数，反汇编发现大量nop被优化掉了，就是编译器在做这件事。

• 控制冒险（Control Hazard）：分支指令（beq, bne, jal）导致PC预测错误。beq $t0, $t1, label执行时，CPU直到MEM级才知道是否跳转，但IF级已经按顺序取了下一条指令（PC+4）——如果真跳转，这指令就白取了，得清空流水线。解决方案：

  1. 冻结PC（Freeze PC）：检测到分支指令，立刻停掉IF级的PC更新，等MEM级结果出来再决定。简单粗暴，惩罚是2个周期（因为分支判断在MEM级，而IF级已取错一条）。
  2. 分支预测（Branch Prediction）：提前猜。最简单的是“总是不跳转”（Always Not Taken），预测准确率约70%；进阶是“基于历史的动态预测”，用一个2-bit饱和计数器记录某分支最近几次的行为。我在FPGA上实现过一个4-entry的局部历史表（Local History Table），预测准确率提升到89%，但电路复杂度增加了3倍。
  3. 延迟槽（Delay Slot）：MIPS的经典方案。规定分支指令后的那一条指令（delay slot）一定会被执行，无论是否跳转。这样就把惩罚周期“摊”到下一条指令上。但编程模型变得诡异，现代RISC-V已弃用。

这三大冒险，不是理论题，是每天和波形图、仿真日志打交道的实战。我的体会是：先搞定结构冒险（换哈佛架构），再用转发解决90%的数据冒险，最后用简单的“冻结PC”处理控制冒险——把复杂度控制在可调试范围内，比追求完美方案更重要。

3. 核心细节：从寄存器堆到转发路径，每一个信号都是精心设计的产物

3.1 寄存器堆：不是“堆”，是双端口RAM的精密时序舞蹈

寄存器堆（Register File）常被简化为“32个32位寄存器”，但它其实是整个流水线的咽喉要道。ID级要读两个寄存器（rs1/rs2），WB级要写一个寄存器（rd），三者必须互不干扰。这就要求寄存器堆是异步读、同步写的双端口RAM。

• 读端口（Read Port）：ID级在时钟上升沿前，把rs1_addr和rs2_addr送到寄存器堆地址线，数据在时钟上升沿后一小段时间（tACC，典型值3ns）就出现在rs1_data和rs2_data线上。这个读操作是异步的，不依赖时钟边沿，所以ID级能在本周期内拿到数据。

• 写端口（Write Port）：WB级在时钟上升沿，把wd_addr（即rd）和wd_data（即alu_result或mem_data）锁存进寄存器堆。写操作是同步的，必须严格对齐时钟边沿。

关键陷阱在于写后读冲突（Write-After-Read Hazard）：如果rd恰好等于rs1或rs2，那么WB级在上升沿写入新值，而ID级在同一上升沿（或稍早）读出的还是旧值。这在add $t0, $t0, $t1这种自增指令中必然发生。解决方案是写优先（Write Priority）：当wd_addr等于rs1_addr时，rs1_data直接连到wd_data，绕过寄存器堆内部存储单元。我在Verilog里实现时，用一个三态门（tri-state buffer）控制：正常时rs1_data = regfile[rs1_addr]；冲突时rs1_data = wd_data。这个细节，教材里几乎不提，但不处理，你的流水线永远跑不对。

注意：寄存器堆的读写时序必须用仿真工具（如ModelSim）严格验证。我曾因忽略tACC参数，在FPGA上烧录后发现rs2_data总比rs1_data慢半个周期，导致ALU输入错位，花了两天才定位到是寄存器堆模型时序不匹配。

3.2 转发路径：不是“连线”，是四条独立的高速数据通道

数据转发（Forwarding）常被画成一个大MUX，但实际是四条物理路径，每条路径的延迟和驱动能力都不同。我在Logisim里布线时，特意给每条路径标了颜色：

• EX→ID（ALU结果转发）：add/sub等指令，EX级的alu_result直接送到ID级ALU的A或B输入。这是最快的路径，因为ALU输出本身就是组合逻辑，延迟仅2~3个门级。我测量过，从EX级ALU输出到ID级ALU输入，总延迟1.8ns，远小于一个时钟周期（8.9ns@112MHz）。

• MEM→ID（Load结果转发）：lw指令，MEM级从RAM读出的mem_data，送到ID级ALU的B输入。这条路径稍慢，因为要经过RAM的读延迟（典型5ns）。我实测延迟6.2ns，刚好卡在时钟周期边缘，必须确保ID级ALU的建立时间（setup time）足够。

• WB→ID（写回结果转发）：WB级的wb_data，送到ID级寄存器堆的rs1/rs2输入端。这条路径最慢，因为WB级输出要经过寄存器锁存，再驱动长连线。我布线时发现，若不加缓冲器（buffer），wb_data到rs1_data的延迟高达9.5ns，超出了时钟周期！最终在路径中间加了一个两级反相器（inverter pair）作驱动，把延迟压到7.3ns。

• MEM→EX（Load-Use转发）：lw $t0, 0($s0)后紧跟add $t1, $t0, $t2，add的rs1需要lw的结果，但lw的结果在MEM级才出来，而add的EX级需要它。这条路径必须存在，否则lw后跟任何用其结果的指令都会stall。我最初漏了这条，仿真时lw后第一条add永远得不到正确操作数，波形图显示rs1_data是全0。

转发控制信号（ForwardA, ForwardB）的生成，是另一场硬仗。它不是简单地“if (rs1 == rd && rd != 0) then ForwardA = 1”，而是要精确判断源指令所处的流水线阶段。我用一个3-bit的stage_id信号（0=IF, 1=ID, 2=EX, 3=MEM, 4=WB）配合rd地址，生成转发使能。例如，ForwardA=1的条件是：rs1 == EX_rd && EX_valid == 1或rs1 == MEM_rd && MEM_valid == 1或rs1 == WB_rd && WB_valid == 1。_valid信号至关重要——它标识该级是否有有效指令（非bubble），否则会把前一条指令的rd误判为当前依赖。

3.3 分支预测与PC更新：不是“跳”，是两级锁存的精准接力

PC（Program Counter）的更新，是控制冒险的核心战场。理想情况下，PC应在IF级结束时更新，但分支指令的结果要到MEM级才确定。我的解决方案是：两级锁存，接力传递。

• 第一级锁存（PC_Next）：在IF级，PC根据当前指令类型，计算出“可能的下一个PC”。对于顺序指令，PC_Next = PC + 4；对于jal，PC_Next = PC + imm；对于beq，PC_Next = PC + 4（默认不跳）。这个PC_Next在IF级末尾锁存。

• 第二级锁存（PC_Final）：在MEM级，根据分支判断结果（branch_taken信号），决定最终PC。如果branch_taken == 1，则PC_Final = PC_Next（即跳转目标）；否则PC_Final = PC_Next + 4（继续顺序执行）。PC_Final在MEM级末尾锁存，并作为下个周期IF级的PC输入。

这个两级结构，把PC更新的决策点，从IF级（太早）移到MEM级（刚好），避免了盲目预测。branch_taken信号的生成也很讲究：它不是直接用alu_result == 0，而是用alu_result == 0 && is_branch == 1，其中is_branch是ID级解析出的分支指令标志。我曾因漏了is_branch判断，导致add指令的alu_result == 0也被当作分支跳转，PC疯狂乱跳。

实操心得：PC更新逻辑必须和IF级的取指地址严格同步。我在Verilog里，把PC_Final的赋值放在always @(posedge clk)块里，而IF级的ROM地址线直接连PC_Final。千万不能把PC_Final连到一个中间信号再驱动ROM，那会引入额外的组合逻辑延迟，导致取指地址错拍。

4. 实操过程：从Logisim仿真到FPGA烧录，我的五级流水线搭建全记录

4.1 第一阶段：Logisim仿真——用“可视化”看清每一拍发生了什么

Logisim是入门流水线的神级工具。它的优势不是性能，而是信号可视化。我搭建的第一版五级流水，完全在Logisim里完成，耗时17小时，但收获远超预期。

• 模块划分：我把整个流水线拆成6个子电路（Subcircuit）：IF_Unit（PC、ROM、PC_Adder）、ID_Unit（指令译码器、寄存器堆）、EX_Unit（ALU、立即数扩展）、MEM_Unit（RAM、数据选择器）、WB_Unit（写回多路器）、Ctrl_Unit（全局控制信号生成器）。每个子电路单独测试，确保功能正确后再连线。比如先单独测试ID_Unit：给定一条add指令，检查rs1_addr、rs2_addr、rd_addr、ALU_op是否输出正确。

• 关键信号探针：在Logisim里，我给每个流水线寄存器（IF/ID、ID/EX、EX/MEM、MEM/WB之间的寄存器）都加了探针（Probe）。运行仿真时，打开“Time Plot”窗口，能看到4条指令在5个阶段的完整流动轨迹。当出现stall时，ID/EX寄存器的值会保持不变，而IF/ID寄存器还在更新——一眼就能看出气泡在哪一级插入。

• 冒险触发测试：我专门写了三段测试代码：

  1. add $t0, $t1, $t2→sub $t3, $t0, $t4（数据冒险）
  2. beq $t0, $t1, loop→add $t2, $t2, $t3（控制冒险）
  3. lw $t0, 0($s0)→sw $t0, 4($s1)（结构冒险，共用RAM）

  每次运行，都观察PC、IR（指令寄存器）、rs1_data、rs2_data、alu_result的波形。数据冒险时，sub的rs1_data在第一拍是旧值，第二拍才变成add的alu_result——这就是转发生效的瞬间。

Logisim的局限在于速度慢，无法跑复杂程序。但它让我彻底看清了流水线的“呼吸节奏”：每一拍，哪些信号在变化，哪些在保持，哪些在传递。没有这一步，直接上Verilog就是蒙眼开车。

4.2 第二阶段：Verilog RTL编码——把“画布”变成“硅片”

Logisim验证通过后，我用Verilog重写整个流水线。这不是简单翻译，而是面向FPGA的重构。

• 时序逻辑 vs 组合逻辑：Logisim里很多组合逻辑（如ALU），在Verilog里必须明确区分。我采用“同步设计”原则：所有寄存器（reg）都在always @(posedge clk)块里更新；所有组合逻辑（assign）都不涉及时钟。例如，ALU运算写成：

  always @(*) begin case(ALU_op) ADD: alu_result = rs1_data + rs2_data; SUB: alu_result = rs1_data - rs2_data; // ... 其他操作 endcase end

  而流水线寄存器（如ID/EX）则写成：

  always @(posedge clk) begin if (stall_id_ex) begin id_ex_rs1 <= id_ex_rs1; // 保持 end else begin id_ex_rs1 <= if_id_rs1; // 更新 end end

• 状态机驱动控制：全局控制信号（RegWrite, MemRead, MemWrite, ALUSrc, Branch等）不再用组合逻辑硬编码，而是由一个state信号驱动。state根据指令类型（opcode）和流水线阶段（stage_id）生成。这样做的好处是，当我要添加新指令（如lui）时，只需修改state生成逻辑，不用动ALU或MEM的代码。

• FPGA资源优化：Artix-7的LUT资源有限。我把寄存器堆从32×32bit的Block RAM改为分布式RAM（Distributed RAM），用LUT实现，省下一块BRAM给UART外设。虽然读写速度稍慢，但满足112MHz需求。另外，所有多路选择器（MUX）都用case语句实现，而不是? :三目运算符——综合工具对case的优化更好。

Verilog编码最大的教训是：仿真通过不等于综合通过。我在ModelSim里跑通了所有测试用例，但烧到FPGA上，lw指令读出的数据总是错的。用ChipScope抓波形发现，mem_addr信号在时钟边沿有毛刺。根源是mem_addr由alu_result（组合逻辑）直接驱动，没有经过寄存器锁存。解决方案：在alu_result和mem_addr之间加一级寄存器，用mem_addr_reg代替alu_result。这个“寄存器化”原则，是FPGA开发的铁律。

4.3 第三阶段：FPGA烧录与调试——用示波器和逻辑分析仪“听”CPU的心跳

把Bitstream烧进FPGA只是开始，真正的挑战是调试。

• JTAG调试：我用Digilent Nexys A7板载的JTAG接口，连接Vivado Hardware Manager。通过ILA（Integrated Logic Analyzer）核，在关键信号（PC、IR、alu_result、mem_data）上设置触发条件。例如，设置触发条件为IR == 32'h00000013（addi指令），然后单步运行，观察rs1_data、rs2_data、alu_result的值是否符合预期。ILA的最大价值是“时间切片”，能看到信号在纳秒级的变化。

• 逻辑分析仪（Saleae）：当ILA不够用时，我用Saleae Logic Pro 16抓取外部总线信号。把PC、IR、mem_addr、mem_data接到GPIO引脚，用Saleae捕获波形。一次关键发现：lw指令执行时，mem_addr在mem_read信号拉高前1.2ns就出现了，而RAM芯片要求地址建立时间（tAS）至少2ns。问题出在时序约束没写好。我在XDC文件里，给mem_addr信号加了set_output_delay -clock [get_clocks clk] 2.0 [get_ports mem_addr]约束，强制综合工具插入缓冲器，满足tAS要求。

• 串口输出验证：最后，我写了一个最小化程序：li $t0, 0x1234→sw $t0, 0($s0)→lw $t1, 0($s0)→add $t2, $t1, $t1→sw $t2, 4($s0)。通过UART把$t2的值（0x2468）打印出来。当串口终端真的显示出2468时，我知道，这条五级流水线，活了。

5. 常见问题与排查技巧实录：那些让我熬夜到凌晨三点的Bug

5.1 数据转发失效：lw后add得到全0，不是转发没连，是mem_data没锁存

现象：测试程序lw $t0, 0($s0)→add $t1, $t0, $t2，add的rs1_data始终是0，而非lw读出的值。

排查过程：

1. 先用ILA看MEM_Unit的mem_data输出，确认RAM确实返回了正确值（0x1234）。
2. 再看转发路径MEM→ID的MUX输入，发现mem_data信号在MUX选通时，电平是浮动的（floating）。
3. 深入检查MEM_Unit代码，发现mem_data是直接从RAM的dout端口assign过来的，而RAM的dout在mem_read == 0时是高阻态（Z）。当lw指令执行完，mem_read拉低，dout变Z，但MUX的输入端没接上拉电阻，导致电平不确定。

解决方案：在MEM_Unit内部，给mem_data加一个默认值：

assign mem_data = (mem_read) ? ram_dout : 32'h0;

或者，在顶层模块，给mem_data总线加一个弱上拉（weak pull-up）。

实操心得：所有从RAM/ROM读出的数据，在未读取时，必须有确定的默认值（通常是0或Z），绝不能让它悬空。这是数字电路的基本守则，但在流水线这种多级交互场景下，极易被忽略。

5.2 分支预测失灵：beq永远不跳，不是条件判断错，是alu_result没对齐

现象：beq $t0, $t1, label指令，无论t0和t1是否相等，PC都一直加4，从不跳转。

排查过程：

1. ILA抓取EX_Unit的alu_result，发现add指令结果正确，但beq的alu_result（即rs1 - rs2）在MEM级采样时，值是错的。

2. 对比add和beq的ALU控制信号，发现beq的ALU_op被设成了SUB，没错。

3. 关键发现：beq的rs1_data和rs2_data在ID级读出后，经过EX级ALU运算，alu_result在EX级末尾输出。但MEM级的比较逻辑，采样的是alu_result在MEM级时钟上升沿的值。由于alu_result是组合逻辑，它的变化发生在EX级时钟上升沿之后，而MEM级采样发生在下一个时钟上升沿——中间隔了一个时钟周期，alu_result早已稳定。问题不在这里。

4. 最终定位：beq的rs1_data和rs2_data，在ID级读出后，被送入EX级ALU。但beq不需要ALU结果用于计算，只需要比较。我错误地把alu_result直接连到MEM级的比较器，而alu_result的建立时间（setup time）不足。解决方案：在alu_result和MEM级比较器之间，加一级寄存器锁存，命名为ex_alu_result_reg。这样，MEM级采样的就是稳定、对齐的值。

速查表：

5.3 性能瓶颈：理论吞吐量1IPC，实测只有0.6IPC，不是代码问题，是访存带宽卡脖子

现象：跑一个密集计算循环（1000次add），理论应耗时1000周期，实测耗时1670周期，IPC（Instructions Per Cycle）仅0.6。

深度分析：

1. 用ILA统计stall周期数，发现stall_id_ex信号活跃度高达35%。
2. 进一步分析stall原因：72%是数据冒险（lw-use），28%是控制冒险（beq）。
3. 但lw指令占比不到10%，为何引发如此多stall？根源在访存带宽：我的DMEM是单端口RAM，lw读和sw写不能同时进行。当lw在MEM级读数据时，如果前一条sw指令的写操作还没完成，lw就必须等待，导致整个流水线在MEM级堵住。

优化方案：

• 方案1（硬件）：把DMEM升级为双端口RAM，读写可并行。FPGA上可用两块Block RAM，一块专读，一块专写。
• 方案2（软件）：编译器优化。用-funroll-loops展开循环，把lw指令尽量分散，避免连续访存。
• 方案3（架构）：引入写缓冲（Write Buffer）。sw指令不直接写RAM，而是先把数据和地址存入一个4-entry FIFO，由后台进程慢慢写入RAM。这样sw在MEM级就能快速完成，不阻塞后续指令。

我最终选择了方案3，因为改动最小。写缓冲的Verilog代码只有20行，但IPC从0.6提升到0.8