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1. 为什么原理图要编译：先搞懂它在干什么

做硬件设计的人，应该都有过这样的经历：原理图画完了，网络标号连了一大片，看着好像没什么问题，PCB那边也等着要图，于是直接转过去。结果后面投板回来，板子不工作，查了半天才发现是原理图里的某个引脚根本没接上，或者两个同名网络标号根本没连到一起。这种事情我碰到过不止一次，后来养成一个习惯：每次原理图改完，一定先跑一遍编译，把编译信息面板里的每条消息都过一遍，再决定要不要往后走。

Altium Designer 里的原理图编译，英文叫 Compile，很多人以为它跟代码编译一样，是把原理图“翻译”成某种文件格式。实际上它的核心工作更像是一次“全图纸体检”。编译过程会把整个工程里的每一张原理图拆开，识别每个元器件、每个引脚、每条连线、每个网络标号，然后按照设计规则去检查它们之间的关系是否合法、是否完整、是否有冲突。

举个例子，你在 A 页原理图里画了一个 3.3V 的网络标签，在 B 页原理图里也放了一个 3.3V 的网络标签，编译的时候软件会去判断：这两个标签是不是指向同一个网络？如果中间还有电源符号或者其他跨越引用，它会按照你的设置判断它们是合并还是冲突。这些逻辑如果不跑编译，光靠人眼去翻几十页的图纸，几乎不可能全部检查到位。

编译之后，你会得到一份“检查报告”，里面会列出所有错误、警告、还有提示信息。这份报告就是原理图质量的“体检单”。我经常跟刚入行的工程师说：不要等板子画完再去后悔，原理图阶段把编译信息清零，是最便宜也最有效的质量保障手段。这个阶段发现一个错误，可能只需要十分钟去改；等PCB 铺完铜、打完样再发现，那就不是十分钟能解决的问题了。

标题里说的“编译与检查”，本质上就是干这一件事：让工具替你完成 90% 的规则性审查，你只需要把剩余 10% 的异常逐条确认完。这篇文章我就把自己这些年用 Altium Designer 做编译检查的经验整理出来，包括工程配置、错误等级理解、常用检查项、以及一堆我踩过的坑。无论你是刚装好软件准备画第一块板，还是已经在用 AD 画过几版产品，这些内容应该都能帮你少走一些弯路。

2. 编译前的工程配置：别让默认设置坑了你

2.1 工程结构的底层逻辑

Altium Designer 的编译检查不是针对单张原理图的，而是基于整个工程（Project）来做的。所以你在跑编译之前，得先确认几件事：所有原理图是不是都在同一个工程下面，有没有漏掉某张图，工程里有没有把无关的旧版本原理图也包含进来。我见过有人把原理图文件直接用 Altium Designer 打开，不新建工程就开始画，这样虽然也能画，但编译检查基本没法正常做，因为软件不知道哪些图纸是一个整体。

正确的组织方式是这样的：先新建一个 PCB 工程，然后在工程下添加原理图文件、PCB 文件，需要的话还可以加元件库、封装库。编译的时候，软件会以工程为单位，把里面所有原理图合在一起检查。工程里页面多没问题，几百页的板卡我编译过，关键是每一页都要在工程里，缺一页检查结果就不完整。你可以在工程面板里看到所有文件列表，编译前扫一眼，心里先有个数。

还有一种常见情况是：从别人那里拿到一个压缩包，里面没有完整工程文件，只有散落的原理图。这时候不要偷懒，老老实实新建工程，把这些图纸全部添加进去。如果是别人用旧版本软件画的图纸，Altium Designer 打开时会提示升级格式，这里要注意一下，升级之后尽量另存一个版本，避免把原图覆盖掉。虽然大多数情况下升级没毛病，但万一有兼容性问题，至少还有一份原始文件可以回退。

工程结构整理清楚之后，接下来才是真正影响检查质量的东西：编译选项和规则设置。这块很多人从来不去动，用着软件默认的就直接编译了，结果一堆该发现的问题被漏掉，或者反过来，大量提示信息把真正重要的错误淹没了。默认设置并不是不能用，而是比较保守，适合简单的小板子。稍微复杂一点的电路，尤其是多电源、多时机、多页面的设计，必须自己把规则调一调。

2.2 错误报告与电气检查项怎么设

打开菜单栏的“工程”->“工程选项”（Project Options），会看到一个多页签的设置窗口。其中跟编译检查直接相关的，主要是“错误报告”和“连接检查”（有的中文版本叫“电气检查”）这两个页签。错误报告页签里列了一大堆检查项目，每一项后面都有一个下拉框，可以选择报告级别：不报告、警告、错误、致命错误。

这里我建议你拿到新装的软件之后，先把所有项目的报告级别都过一遍，不要全用默认。电气检查项里面，有几项是我一定会改成错误的，比如“未连接的被动器件引脚”、“悬空的输入引脚”、 “单端网络”等等。原因很简单：这些往往是硬件设计中出现频率最高的低级错误，一旦漏掉，后面调试非常痛苦。

• 未连接引脚（Unconnected Pin）：元器件某个引脚在原理图上没有连接到任何线缆或网络标号。尤其是 IC 的输入引脚悬空，极容易导致功能异常或者引入噪声。
• 单端网络（Single Net）：只有一个连接点的网络。很多情况下这意味着你少画了一段线，或者网络标签放错了位置。
• 总线冲突（Bus Conflict）：总线命名不匹配、总线内的网络和单根线混用，编译时经常会报这类错误，尤其在用总线画数据线、地址线时。
• 重复的网络名（Duplicate Net Names）：同一个网络在不同图纸上被赋予了多个不同的名字，软件不知道哪个有效，可能造成连接关系错乱。

另外，在“连接检查”页签里，可以设置哪些管脚类型之间需要检查连接关系。比如电源输出引脚接了普通 IO 引脚，这种是否需要提示。一般我会让软件把所有跨越类型的连接都提示出来，宁多勿缺。因为人眼无法快速扫描几千个引脚的连接关系，不如让软件逐条列出来，哪怕有些提示最后确认没问题，也比完全不知道要强。

2.3 编译范围与输出路径

工程选项里还有一个容易被人忽略的地方：编译范围。你可以选择只编译当前文档、编译整个工程、或者编译所有打开的文档。实际使用中，我绝大多数情况下都选“Compile All”（编译整个工程），因为原理图之间的交叉连接，只有全工程一起编译才能检查到位。只看当前图纸，跨图纸的网络错误根本发现不了。

输出路径这块，默认情况下编译生成的消息会显示在 Messages 面板，同时也会写到工程目录下的一个临时文件夹里。如果你需要把检查报告存档，或者发给同事复核，可以在工程选项里设置输出路径，并勾选“生成报告文件”。格式可以选择文本或者 HTML，HTML 看起来更直观，错误、警告、提示会用不同颜色标出，适合直接把文件丢给团队其他人看。

我在实际项目里，一般会把编译输出目录整理成“工程名\Output\CheckReport”这样，和设计源文件分开。这不是强迫症，是因为当你改版到第三版、第四版的时候，你会发现历史检查报告是很重要的追溯资料。哪个版本在哪个时间点还有哪些警告没处理，翻记录就能查到，不用靠脑子记。

注意：我刚接触 AD 的时候，犯过一个典型的错误——改了工程选项里某些设置之后，以为下次编译会自动生效，结果编译结果完全没变。后来才搞清楚，工程选项里的设置很多是即时生效的，但也有部分需要重新打开或重新编译才刷新。如果改了设置没反应，先确认一下你改的是不是当前工程，然后关掉工程重新打开再编译，基本都能解决。

3. 编译操作与结果解读：从零开始跑一次完整编译

3.1 编译的完整操作流程

现在假设你已经把工程整理好了，规则也设置好了，接下来就是实际操作。Altium Designer 跑编译的操作非常简单，但很多人只是点了一下按钮，看到 Messages 面板弹出来就完事了，根本没有把结果里的信息逐条消化。实际上编译只是第一步，检查和修改才是真正花时间的地方。

具体操作流程如下：

1. 打开你的工程文件，确保所有原理图都处于关闭或者打开状态都可以，Altium Designer 编译时并不要求图纸必须打开，但我习惯全选关闭状态，这样编译速度更快。
2. 在工程面板里选中工程根节点，右键，选择“Compile PCB Project xxx.PrjPcb”。
3. 软件开始对工程里的所有原理图进行解析、网络合并、规则检查，时间取决于工程规模和电脑性能。一个普通的几十页原理图工程，一般在几秒到十几秒内完成。
4. 编译完成后，Messages 面板会自动弹出，里面列出所有错误、警告、提示信息。如果没看到，可以按快捷键 View -> Panels -> Messages 手动打开。
5. 双击 Messages 里的任意一条信息，Altium Designer 会自动跳转到对应的原理图页，并且高亮相关的对象，比如某个引脚、某条连线、某个网络标号。

我建议第一次跑编译的时候，从头到尾把每一条信息都双击点开看一下，不管它是错误还是警告还是提示。这样你能很快对自己工程的“健康状况”建立一个整体认知。等项目做多了，你就知道哪些警告是要处理的，哪些只是软件过度敏感，可以忽略。

从零开始第一次跑完编译，看到 Messages 里一堆红叉的时候，心态要放平。绝大多数初学或者刚接手别人工程的人，编译结果都不会是干干净净的。我见过一个从客户那里拿来的原理图工程，第一次编译报了 300 多个错误，当时客户还信誓旦旦说“这个图没问题的”。后来逐条排查，大多数都是网络命名不规范、部分引脚悬空没处理，还有几个是电源网络标号写错。整整花了两天才全部清理完。

3.2 编译信息面板怎么看懂

Messages 面板的关键在于理解信息分类。Altium Designer 默认把消息分成几类：错误（Error）、警告（Warning）、提示（Info）或者说一些工程消息。错误是最严重的，表示电路连接存在确定的问题，比如总线命名不匹配、引脚冲突、网络短路定义等。警告是可能存在问题的隐患，比如引脚类型不匹配、某些网络没有驱动器等。提示一般就是软件提醒你某处做了什么特殊处理。

很多人看到提示就不管了，其实提示里也有有价值的信息，尤其是关于网络合并、物件冲突覆盖之类的提示，可能反映的是隐藏的连接逻辑。举个例子，你在两张原理图里分别用了不同的网络标签，但标签后面的字符看起来一样，只是大小写或者空格不同，软件可能默认把它们当成同一个网络，给你一条提示。如果你没有注意到，后面 PCB 里网络连在一起，跟预想完全不一样。

编译信息面板里还可以对消息排序和筛选。我习惯按错误级别过滤，先只看错误，全部处理完再处理警告，最后扫一遍提示。这样思路清晰，不会乱。处理的顺序也有讲究：优先处理那些会导致网络连接错误的问题，比如总线错误、重复网络名，这类问题如果不改，后面检查出来的很多警告可能都是它衍生出来的假消息。先把根因解决，很多连带警告会自动消失。

另外一个容易被忽视的功能：把某些确定不需要处理的规则检查单独禁掉，或者把它的级别调低。比如电源芯片的散热焊盘，有些模型在原理图里就是个普通引脚，没连接到电路上，软件默认会报“未连接的被动器件引脚”。如果你确认这个焊盘确实不需要接任何东西，就可以在元器件属性里把这个引脚的电气类型改成“Power”或者“Passive”，或者直接在错误报告设置里把这一项改成“不报告”。这样后续每次编译，这个已知的、确认过没问题的连接问题不会再来占用你的注意力。

3.3 常见错误等级说明

有时候我收到别人发来的原理图，他们很委屈地说“编译只有几个警告，应该没问题吧”。其实这种认知并不全面。Altium Designer 的警告和错误区别，在默认设置下确实能反映严重程度，但因为默认设置比较宽松，很多严重影响功能的连接问题可能只显示为"警告"，甚至完全不被提示。所以我的原则是：重要的连接正确性，不能只看编译有没有报错，更要靠人按电路功能模块逐步确认。

为了让你对错误等级有个直观感受，我整理了一个表格，这是针对常见问题我个人建议的处理方式：

这里额外说一句：有些提示是所有工程都会出现的，比如"Net has no driving source"这个提示，经常在大电源网络、测试点上出现，很多时候可以忽略。但如果你在一条控制信号线上看到这个提示，那就需要注意了，很可能信号源没连上或者芯片电源引脚没有正确加上。

4. 核心检查项拆解：这些错误我在项目里都踩过

4.1 单端网络与未连接引脚

单端网络是我在原理图检查里遇到最多的一类错误。所谓单端网络，就是某个网络在整张原理图里只连接了一个点。正常情况下，一个网络应该至少连接两个端点，才能形成电气通路。只连接一个端点，基本上可以确定哪里少画了一截。

最常见的场景是：你从某个芯片引脚引出一根线，放了一个网络标签，写着比如 I2C_SCL 或者 UART_TX，然后线就断在那了，没有连到目标芯片上。这种错误在多层电路设计里特别容易漏掉，因为原理图可能分成很多页，你在这页画了信号源，打算在另一页连到目标器件，结果忘了画过去，或者画错网络名。编译检查时，软件一看这个网络只有一个连点，直接报 single net 错误。

排查单端网络其实很简单：双击错误消息，跳转会高亮那个网络，你再根据网络名去全工程搜索，看看到底跟谁连。如果网络名是唯一的，说明真的漏连了；如果网络名在另一张图里也有，而且名字看起来差不多，大概率是命名不一致，比如一个是 I2C_SCL1，一个是 I2C_SCL，这种我也会经常写错，所以建议网络命名尽量统一规范，不要随手加后缀。

未连接引脚的检查和单端网络类似，但更隐蔽。特别是那些用到了总线或者大量重复模块的工程，一个模块里的器件封装有几十个引脚的，很容易有某几个引脚没画线。芯片的数据手册如果没看仔细，哪些引脚必须外部上拉、哪些引脚悬空即可，搞不清楚就直接放着。编译检查能查出“没连接”，但不能判断这个引脚到底该不该连接，这需要设计者对芯片特性足够熟悉。

4.2 电源与地网络的处理

电源和地是原理图里出现最多的网络，同时也是编译检查最容易出问题的地方。Altium Designer 里电源和地一般会用到专门的电源符号（Power Port）来表示，比如 VCC、GND、+5V、VDD 之类。这些符号在编译时会和普通网络一样合并到同一个网络里。麻烦的地方在于：不同工程师对电源网络的命名习惯不一样。有人用 3V3，有人用 3.3V，还有人用 VCC_3V3，如果你的工程里有几张图纸是不同人画的，编译完常常会发现同一路电源被拆成好几个孤立网络。

我处理过一个项目，电源树明明只需要 5V、3.3V、1.8V、0.9V 四路，编译之后 Messages 里出现了 20 多个电源相关网络。查了一圈，发现 3.3V 被写成了 3V3、3.3、VCC33、 P3V3，全部都被当成不同网络处理了。这种问题不改，后面 PCB 上会出现一大堆碎片网络，电源完整性和 EMI 都受影响。

解决办法有两个层面。第一，在工程里强制规范电源符号命名，最好用统一的命名规则，比如所有电源都用“+电压值”的格式，地用 GND，模拟地和数字地分开命名但要在原理图里明确单点连接的位置。第二，用好编译报告，把电源网络全部导出一份清单，检查里面是不是有重复、近似的网络名。Altium Designer 在编译后的 Net 面板里可以把所有网络按字母排序，扫一遍就能发现命名混乱的地方。

另一个跟电源有关的坑是：电源符号放太多了，导致网络导线密密麻麻，看着很乱。我们画原理图时为了清晰，经常会在一张片上放好几个 VCC 符号。这没问题，但你要注意别在 VCC 和 GND 之间放一颗 0 欧姆电阻当跳线时，把两边网络设置错了，那编译时会直接报短路错误，这是好事。反过来，如果明明要放跳线却漏画了那颗电阻，编译不会报错，但电路就没法工作，这种问题只能靠人工配合电源树检查去发现。所以我建议，每次编译完之后，把 Net 列表里所有电源网络挨个看一下，确认每个网络的用途符合预期。

4.3 总线与网络标签的坑

总线和网络标签是 Altium Designer 原理图检查里面最抽象、最容易出错的地方。很多人第一次用总线画数据线，把 CPU 的数据总线 D[0..31] 通过总线连到 DDR 芯片，看着挺整齐，结果编译报一大堆总线冲突或者 Unconnected Bus Range。这类错误通常都是因为总线命名不匹配、总线内的网络标号写法不对，或者总线没有正确命名段（Bus Slices）。

给一个小白和进阶都适用的经验：画总线时，单一信号线的网络标签命名必须和总线定义完全一致。比如你定义了一个总线叫 DATA[0..7]，那么这 8 根单线的网络标签必须写成 DATA0、DATA1…… DATA7，不能写成 DATA_0，更不能写成 DATA 0，差一个字符软件就不认。总线连到芯片引脚的地方，如果有 8 个引脚要连接 DATA[0..7]，推荐用“编辑总线引脚”功能批量生成网络标号，不要手一个个敲，手敲太容易出错。

我在检查别人画的原理图时，总线相关的错误一般按这个顺序排查：先看总线命名是否和里面包含的信号一致；再看总线有没有接错方向，有些器件引脚是输入，有些是输出，总线连接并不会自动检查方向；最后看跨页连接的时候，总线在另外一页的定义是否保持完全一致，包括名字和范围。

网络标签的另一个坑是关于"全局网络"和"局部网络"的概念。Altium Designer 里的网络标签默认在同一张图纸内有效，跨图纸要用“Net Label”配合"Cross Reference”功能或者进端口（Port）来连接。如果两张图里各放了一个同名网络标签，但没有端口，它们默认是不会自动连到一起的。你必须有意识地在多张原理图之间添加真正的跨页连接信号，通常是添加一个离板端口（Port），并且让两张图纸的端口名称一致。编译能帮你检查这些端口是否匹配，比如 A 页有个输出端口叫 READY，B 页也有个输入端口叫 READY，软件会认为它们属于同一个网络；如果名字对不上，就会生成警告或错误，提示网络断裂。

4.4 元器件封装与原理图的匹配检查

原理图编译还有一个容易被轻视的功能：检查原理图符号和 PCB 封装的对应关系。虽然编译检查主要集中在电气连接上，但 Altium Designer 也会把元器件的封装信息拿出来核对。常见的问题包括：某些元件在原理图库里的符号没有分配封装，或者分配了封装但封装名在封装库里面找不到，又或者封装管脚数和原理图符号管脚数对不上。

我之前接手一个项目，电源模块用的一个钽电容，原理图库的符号是两脚，但分配封装时不小心选了个三脚的封装，编译出来的消息里会提示 Footprint not found 或者 Pin mismatch。这类错误如果不改，导到 PCB 后元件会放不上，或者放进去了引脚对不上，需要返工改封装。所以编译检查之后，一定要顺手把“项目编译时同时检查封装”这个选项打开，发现问题尽早改。

另外，关于元器件库的管理，我建议项目里的所有器件都从公司统一的库里面调用，不要自己去网上随便下载一个库就用。网上的库虽然方便，但经常存在符号画得随意、管脚编号错误、封装不完整的情况。如果实在要用外部库，导入之后一定要花时间核对一下引脚的编号和功能，再跑一遍编译确认没有引脚映射错误。这里多花十分钟，能省掉后面 PCB 阶段好几个小时的排查时间。

5. 编译检查的进阶操作：让工具帮你做更多事

5.1 批量检查与规则复用

编译检查不是一锤子买卖。当你把初始错误都改完之后，后续每改一次原理图，都应该重新编译一遍。而且你不需要每次手动去点菜单，Altium Designer 支持快捷键编译，默认是 Ctrl + F5 或者菜单里查找即可，用熟了手指都不用离开键盘。还有更高效的方式：在文档修改并保存之后，直接在 Messages 面板点刷新，软件会自动重新编译整个工程并更新检查结果。

多版本多模块的产品，编译规则一定要考虑复用。比如你们团队有三款产品都基于同一套核心板，电源、存储、通信接口模块大同小异。这时候你可以在工程选项里把做好的规则设置导出成模板文件，新工程直接导入，不用每次重设一遍。我自己就存了好几个模板：电源板用一套、数字板用一套、混合信号板用另一套。每套模板里会预先打开或者关闭不同的检查项，比如混合信号板会额外开启模拟地和数字地分离检查，电源板会重点检查爬电距离和宽度条件（当然这些在 PCB 阶段检查更多，但原理图阶段可以先从器件引脚类型和网络命名上卡一道）。

除了规则复用，输出报告格式也可以复用。工程选项里配置好的报告模板，同样可以保存下来，新工程直接套用。这样团队之间评审原理图的时候，大家看到的编译报告格式是一样的，沟通成本会低很多。

5.2 编译检查清单模板

光靠编译报告不一定会覆盖所有的原理图质量问题。我在交付原理图之前，还会配合一张人工检查清单来核对，清单如下：

• 所有电源网络命名是否规范，是否有重复或歧义。
• 芯片每个电源引脚是否都连接了合适的去耦电容，电容位置离引脚是否足够近。
• 每个器件的复位引脚、使能引脚、配置引脚是否按要求处理，比如接上拉、下拉还是直接悬空。
• 有没有单端网络或半连接的总线，特别是跨页信号。
• 器件封装是否分配，封装和原理图符号管脚是否一致。
• 预留的调试接口、测试点、跳线是否已经画进去。
• 检查一下整个工程里有没有重复的元器件编号，Altium Designer 通常会自动标号，但手动复制粘贴时容易产生重复。

这张清单我打印出来过，贴在工位旁边。每周评审原理图时，就按这个逐项核对。因为编译检查能查规则性的问题，但这些物理设计上跟正确性相关的问题，仍然需要人盯着才能保证。

5.3 与 PCB 的衔接检查

原理图编译的最终目的是为了生成一个干净、无歧义的网络表，供 PCB 设计使用。Altium Designer 里从原理图更新到 PCB 的时候，也会做一次同步检查，对比原理图网络和 PCB 网络的差异，生成一份工程变更指令（ECO）。如果原理图里存在悬空引脚、总线错误这些问题，到这一步通常会被完全暴露出来。所以有些人偷懒不在原理图阶段处理，等导入 PCB 再改，其实非常不明智。因为在 PCB 阶段改网络，容易把布局布线弄乱，返工成本高得多。

我还想提醒一点：不是所有原理图检查都能在编译阶段完成。比如信号完整性、电源完整性这些问题，需要专门的仿真工具，或者在 PCB 阶段结合叠层、阻抗、线宽去评估。但这些都不影响我们把原理图编译检查作为硬件设计的第一道质量闸门。先把规则性的错误清零，再去谈更高阶的设计，顺序一定不能颠倒。

6. 常见问题排查实录与避坑技巧

6.1 编译报错的典型排查思路

为了方便快速排查问题，我把编译检查中常见的错误/警告整理成一张速查表，你可以直接收藏，遇到类似情况对着处理：

从表格也能看出来，很多编译错误本质上是“命名不一致”和“画图操作不规范”导致的，不是电路原理上的大问题。但正因为小，才容易漏，漏到后面变成大坑。所以养成改完图就编译、编译完就处理报错的习惯，非常关键。

6.2 我的几个“血泪”经验

最后，分享几个这些年实际踩坑换来的经验。

第一个是关于 Altium Designer 的缓存问题。软件用久了之后，打开工程和编译的速度会明显变慢，有时候还会出现明明改了原理图，编译结果却还是老样子。这种时候多半是软件缓存的问题。你可以清一下缓存目录，通常是在系统盘的临时文件路径下，也可以在软件设置里找到 Cache 相关选项，把历史缓存清空后重启软件。我不止一次遇到过因为缓存导致编译结果跟实际不对应的情况，最后都是清理缓存解决的。

第二个经验跟 AI 生成原理图有关。现在很多人会用 AI 工具辅助生成原理图，这确实能加快设计流程。但我必须提醒一句：AI 生成的原理图，跑编译检查时更要多留个心眼。AI 生成的内容在连接逻辑上可能看着很合理，但一旦涉及具体的器件库封装、引脚编号、电源网络命名，比较容易出现“模型里的规则”和“实际元器件的规格”对不上的情况。我团队里有人试过用 AI 生成一块单片机核心板原理图，初看没什么问题，一编译，报了几十个未连接引脚和总线范围错误。所以 AI 生成的图，一样要走完整的编译检查流程，不能因为来源是 AI 就放松检查。

第三个经验是：编译检查不是原理图设计的终点，而是起点。干净利落地通过编译，只代表你的图画得符合工具规则，不代表电路功能一定正确。真正的检查还需要你自己理解每个模块的作用，按信号流向去核对连接是否符合设计意图。我通常在编译通过后，还会花时间把整份原理图按功能分区重新过一遍，一边看一边在 PDF 上做标注。这个过程最好在第一次投板之前完成得越彻底越好，因为一旦投出去，发现问题就只能等下一版了，时间和资金成本都是实打实的。

有人问过我，编译检查到底要检查到什么程度才算可以？我的答案很简单：所有错误清零，所有警告你都能说出原因，所有提示你都扫过一遍并且确认不影响连接关系。做到这三条，这张原理图就有底气进入 PCB 设计阶段。临了再补一个实用小技巧：在最终生成 PDF 发给工厂之前，把工程重新编译一次，让 Messages 面板保持为空或者只保留你确认过的信息，再把 PDF 导出来。这样无论这份图去哪里，别人打开看到的第一眼就是“这个工程师做事很靠谱”。