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ZYNQ的AXI HP接口的架构

ZYNQ是ARM双核处理器，在此架构中含有AXI HP0-3四个高性能接口，用于传输高速数据流，这里可以直接访问内存，不通过其他缓冲器。通信协议遵循AXI3协议，但是可以在PL中使用AXI总线矩阵IP核转换为AXI4协议，所以接下来主要介绍AXI4协议。

AXI 握手协议

信息确认发生在VALID和 READY信号同时为高的时刻

• VALID比READY先就绪
  
• READY比VALID先就绪
  
• READY核VALID同时就绪
  

AXI事务

• 读事务
  
• 写事务
  

AXI 时序

• 读时序
  
• 写时序
  

AXI 信号

• 全局信号
  
• 写地址通道
  
• 写数据通道
  
• 写响应通道
  
• 读地址通道
  
• 读数据通道
  

AXI 突发

• 突发长度，即突发次数
  
• 突发类型
  
• 突发大小，即每次突发的字节数
  
• 4K边界地址
  每次写突发或者读突发传输，地址偏移量（地址增加量）不能超过4K，也不能跨越4K