企业官网建设流程全解析

做数字接收机的人，应该都体会过符号定时恢复有多折磨。信号进了ADC，采样时钟和发射端码钟总有那么点偏差，哪怕是0.1ppm，积累起来也足够让眼图糊成一团。做FPGA实现时，这个问题尤其实在——算法仿真跑得好好的，一上板子就抓瞎。而Gardner环，算是业界用得最多、也最适合硬件实现的定时同步方案之一，它结构简单、收敛可靠，配合Farrow插值器可以直接在FPGA里铺开，配上Verilog代码和Testbench就能端到端验证整个链路。

这篇文章就围绕FPGA实现Gardner环定时同步来展开，从算法原理、参数设计到关键模块的Verilog写法，再到Testbench怎么搭、仿真波形怎么分析，最后把我调试时踩过的几个坑一并放出来。适合正在做数字接收机、调制解调器或者通信基带开发的工程师，也适合刚入手FPGA但想往信号处理方向走的同学。看完全文，你至少能自己动手搭一个可综合的Gardner环，并且知道每级位宽为什么要这样定、环路系数该怎么计算，而不是只会把别人代码复制粘贴。

1. Gardner环基础与整体方案设计

1.1 定时同步要解决的问题

先捋清楚一个概念：符号定时同步，说白了就是让接收端知道“每个符号的最佳采样时刻在哪”。发射端按照符号周期Ts把数据发出去，接收端ADC以一个相对固定的采样率Fs做采样。理想情况下Fs正好是符号速率的整数倍，而且相位对齐，那直接在固定位置抽值就行。但现实里晶振有频偏、多普勒会变、信道还有延迟抖动，采样时刻会慢慢偏离最佳点，最终误码率就上去了。

Gardner环做的事情，就是估计当前采样时刻相对最佳时刻的误差，然后反馈调整下一拍应该在什么时刻取样本。它最大的优势是：不用载波同步，不依赖数据判决结果，属于非数据辅助的定时恢复。这意味着它可以在同步之前先拉起来，非常适合作接收机开机后的第一级同步环路。

用一句话讲清楚它的本质：它是通过相邻两个符号的“中间采样点”和“边缘采样点”作差乘，构造出一个正比于定时误差的S曲线，再用环路滤波器和插值器把这个误差吸干。下图所示是典型数字接收机里的位置——Gardner环一般放在匹配滤波之后、判决器之前。符号经过成形滤波后过采样，每个符号周期取两个点，一个最佳采样点和一个最佳采样点之间的中点，也就是眼图张开最大的位置和零点附近的位置。

实现时，为了避免直接调整ADC采样时钟的麻烦，常见做法是过采样基础上加一个数字化插值器，用固定采样率采样，通过插值在“任意”时刻恢复出需要的采样值。这就是Gardner环和Farrow插值器组合使用的原因。这样，无论是普通ADC采样还是中频数字化架构，环路的反馈都变成了对插值器相位字μ的调整，简单可靠。

1.2 算法公式与环路工作过程

Gardner定时误差检测公式很简洁，对I/Q两路分别计算后相加：

e(n) = y_I(n - 1/2) × [y_I(n) - y_I(n-1)] + y_Q(n - 1/2) × [y_Q(n) - y_Q(n-1)]

其中，y(n)是第n个符号的最佳采样点，y(n-1)是上一个符号的最佳采样点，y(n-1/2)是这两个最佳采样点正中间的采样点，也就是眼图过零点附近的那个位置。

这个公式背后的大致直觉是：如果定时准确，中间采样点正好落在符号边沿的“零点”附近，此时它的值接近0，误差也接近0。如果采样时刻偏早了，中间采样点会偏向某个极性，再配合两端的差分符号，误差就会出现一个和定时偏差大小、方向都成比例的输出。把这个误差模值拉出来，就是常见的S曲线——类似鉴相器特性。

整个环路工作过程可以拆成四步：

1. 插值器在每个符号周期输出两个采样值：中间采样值 y_mid 和最佳采样值 y_cur，同时保留上一个最佳采样值 y_pre。
2. TED把三个值代进去算误差 e(n)。
3. 环路滤波器对误差做比例积分（K1比例支路、K2积分支路），输出一个频率控制字，用来修正NCO的步进。
4. NCO根据修正后的步进，产生下一拍的插值分数间隔 μ 和使能信号，通知插值器重新算采样点。

这个过程每个符号周期循环一次，环路稳定后，最佳采样时刻就被锁定在眼图最大睁开处。这里补充一个关键字：S曲线。实际设计时，定时误差检测器增益 Kd 直接由S曲线的斜率决定，会影响环路带宽和收敛速度，后面做环路系数时我们还要回过来用它。

1.3 模块划分与系统规格

把算法翻译成硬件，整个设计可以切成四个主要模块：

实际链路里，输入信号一般是ADC采样后的基带I/Q两路，过采样率典型值取4或者8。过采样率越低，插值器要越准，对多相滤波或者Farrow结构的要求也越高。本例按常见工程规格来定：符号速率1 MHz，采样率4 MHz，即每符号4个采样点，输入数据位宽16 bit带符号定点数，调制方式以BPSK为主（I/Q两路实现思路一致，扩展到QPSK就是同时处理两路TED再相加）。

同步指标上，我们要关注几个量：环路噪声带宽 Bn*Ts（归一化）一般取0.005到0.02之间，阻尼系数ξ取0.707，这和后面K1、K2系数的计算直接相关。剩下两个重要参数是捕获时间（从初始误差到锁定）和稳态抖动方差，这两个指标在设计仿真阶段用Testbench去验证。

2. 关键模块Verilog实现与参数计算

2.1 定时误差检测器（TED）的RTL实现

TED在硬件上就是一个乘法器加一个减法器，逻辑很简单，真正的风险在高位宽和溢出处理。公式里y_mid要跟(y_cur - y_pre)相乘，16bit乘16bit会出32bit结果，这个宽度的乘积直接送给环路滤波器即可。

有一点需要强调：减法一定要做符号位扩展。如果y_cur和y_pre都定义成带符号的16bit，相减前需要考虑是否有符号位溢出。更稳妥的做法是把减法结果扩展成17bit甚至18bit再参与乘法，防止进位把符号位吞了。

给出核心RTL片段，这个模块用起来非常简单：

module gardner_ted #( parameter DW = 16 )( input wire clk, input wire rst_n, input wire valid_i, // 每个符号周期时能信号 input wire [DW-1:0] y_mid, // 中间采样点 input wire [DW-1:0] y_cur, // 当前最佳采样点 input wire [DW-1:0] y_pre, // 前一个最佳采样点 output reg [2*DW-1:0] err_o ); wire signed [DW-1:0] mid_s = y_mid; wire signed [DW-1:0] cur_s = y_cur; wire signed [DW-1:0] pre_s = y_pre; wire signed [DW:0] diff = {cur_s[DW-1], cur_s} - {pre_s[DW-1], pre_s}; reg signed [2*DW-1:0] prod; always @(posedge clk or negedge rst_n) begin if (!rst_n) prod <= 'd0; else if (valid_i) prod <= mid_s * diff; end assign err_o = prod; endmodule

如果信号是I/Q两路，把两路误差各自计算后相加，可以直接在TED模块内部加一个I路输入和Q路输入，也可以在外面把两个TED的结果对齐相加。注意两路对齐时序，I和Q的valid必须严格同步，否则误差会有1个时钟周期的偏差，环路特性就会乱。

2.2 环路滤波器系数推导与定点化

环路滤波器是整个环路的灵魂。它在z域传递函数可以写成：

F(z) = K1 + K2 × z^(-1) / (1 - z^(-1))

K1是比例支路，负责快速反应瞬时误差；K2是积分支路，负责消除残余的稳态频率偏差。两者的取值和模拟环路参数之间有明确的对应关系，工程上最常用的是从连续域PI环路做双线性变换近似，得到：

K1 ≈ 4 × ξ × Bn × Ts / (1 + 2 × ξ × Bn × Ts + Bn² × Ts²) K2 ≈ 4 × Bn² × Ts² / (1 + 2 × ξ × Bn × Ts + Bn² × Ts²)

当Bn × Ts远小于1时，可以进一步简化为： K1 ≈ 2.83 × Bn × Ts，K2 ≈ 2 × (Bn × Ts)²。

以Bn × Ts = 0.01、ξ = 0.707代入：

K1 = 2.83 × 0.01 = 0.0283 K2 = 2 × 0.01² = 0.0002

在定点化之前，还要考虑一个增益因子——TED增益Kd和NCO增益Kn需要纳入整个环路增益里。这里不展开推导，直接提醒大家：如果跳过Kd和Kn的标定，按理想增益算出来的K1、K2放到RTL里，实际环路带宽会偏，严重时直接失锁。我们做FPGA版本时，通常先写一个SysGen或C模型，扫一遍误差曲线确定Kd数值，再做定点化。

守住一个原则：定点化时K1、K2用移位近似，但K2不要简单右移20位就完事，先看看误差信号自身的幅度范围再决定缩放倍数。

本例中，误差信号经过TED后是32bit有符号数。如果我设定误差的满幅在2^20量级，要得到K2 = 0.0002的等效系数，实际乘法系数就是 0.0002 × 2^16 ≈ 13.1，右移效果不够直观，最好用“乘一个整数再移位”的组合实现。一个惯用方法是把环路增益合并到一个全局变量里，对K1和K2用不同的乘法常数和移位量组合逼近，硬件开销也就两个乘法器加移位。

module loop_filter #( parameter DW = 16, parameter PW = 32 )( input wire clk, input wire rst_n, input wire valid_i, input wire signed [2*DW-1:0] err_i, output reg signed [PW-1:0] ctrl_o ); localparam K1_MUL = 37; // K1*2^11 ≈ 0.0283*2^11=58，这里按实测增益修正后取37 localparam K1_SHIFT = 11; localparam K2_MUL = 13; // K2*2^16 ≈ 0.0002*2^16=13.1，取13 localparam K2_SHIFT = 16; reg signed [PW-1:0] integ; wire signed [PW-1:0] err_ext = {{(PW-2*DW){err_i[2*DW-1]}}, err_i}; wire signed [PW-1:0] k1_term = (err_ext * K1_MUL) >>> K1_SHIFT; wire signed [PW-1:0] k2_term = (err_ext * K2_MUL) >>> K2_SHIFT; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin integ <= 'd0; ctrl_o <= 'd0; end else if (valid_i) begin integ <= integ + k2_term; ctrl_o <= k1_term + integ + k2_term; end end endmodule

这里把积分器和比例支路分开，ctrl_o作为NCO的频率控制量。这个ctrl_o的物理含义是每符号周期NCO步进的修正量，后面接NCO时会说明。

2.3 NCO与插值使能信号生成

NCO在Gardner环里的作用不是产生正弦波，而是产生插值相对位置和使能信号。它本质上是一个相位累加器：每个采样时钟周期累加一个步进字，累加器溢出时表示迎来一个新的插值时刻，同时把小数相位部分取出来作为μ。

经典实现里，NCO的相位更新可以写成：

phase_acc = phase_acc + step + ctrl_o

其中step是基础步进，对应采样率和符号率的比值。若Fs = 4 MHz，符号率 = 1 MHz，那理想情况下每符号进4个采样点，step归一化相位就是4。由于实际存在频偏，step和理想值有个小偏差，这个偏差正好被环路滤波器的积分输出慢慢修正。

硬件实现上用定点累加更直观。如果NCO累加器宽度NW = 28，相位1映射到2^28，那么符号周期对应的步进是：

step = 4 × 2^28 = 2^30

这个数恰好超过2^28，没关系，累加器本身要允许溢出回卷。设计实现如下：

module nco_gardner #( parameter NW = 28, parameter FRAC_W = 16 )( input wire clk, input wire rst_n, input wire clk_en, // 采样时钟有效，4MHz input wire signed [31:0] ctrl_i, // 环路滤波输出 output reg [FRAC_W-1:0] mu_o, // 小数间隔 μ output reg valid_o // 插值时刻有效 ); localparam STEP = 4 << NW; // 理想步进：每符号4采样点 → 2^(NW+2) reg [NW-1:0] phase; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin phase <= 'd0; mu_o <= 'd0; valid_o <= 1'b0; end else if (clk_en) begin phase <= phase + STEP + ctrl_i[NW-1:0]; valid_o <= phase[NW-1]; // 溢出回卷时置有效，具体逻辑见说明 mu_o <= phase[NW-1:NW-FRAC_W]; end end endmodule

这段代码示意了核心思想，但valid_o不能简单地等于最高位翻转，实际工程中要检查“累加后相位是否回卷”，通常是把累加前的phase和累加后的phase比较，如果结果变小了说明发生了回卷，此时拉高valid。

在电平时序上，valid_o一旦拉高，下一拍Farrow插值器就应当根据μ计算输出。这里要特别小心插值器的流水线延迟和valid对齐问题，处理不好就会出现采样点错位一个符号的情况。

2.4 Farrow三次插值器实现细节

Farrow结构可以用相对少的乘法器实现任意小数延迟的插值。它基于多项式逼近：给定相邻的4个采样点x(n-1)、x(n)、x(n+1)、x(n+2)，要算出它们中间任一位置μ处的值。公式展开形式如下：

y = C0×x(n-1) + C1×x(n) + C2×x(n+1) + C3×x(n+2)

其中各系数是μ的三次多项式：

C0 = -μ³/6 + μ²/2 - μ/3 C1 = μ³/2 - μ² - μ/2 + 1 C2 = -μ³/2 + μ²/2 + μ C3 = μ³/6 - μ/6

这样直接算要做不少乘法。更“Farrow”的搞法是把μ提出来，层级式展开：

先算中间项，再逐级乘加：

v1 = x(n+1) - x(n) v2 = x(n+2) - x(n-1)
A = v2 - v1 B = x(n+1) - x(n-1) * ...（这里展开比较复杂）

我直接给出一种适合RTL展开的等价形式，利用Horner算法最小化延迟：

temp0 = (x(n+2)-x(n-1)) / 6 temp1 = (x(n+1)-x(n)) / 2 a = temp0 - temp1 b = temp0 + temp1 - (x(n+1)-x(n-1)) * ...

说实话，直接写系数乘加更容易读懂，而且现代FPGA的DSP块数量足够。一个三次Farrow用4个DSP48做系数实时计算，再用4个DSP做乘累加，总共8个左右，以Artix-7级别的片子做4路并行绰绰有余。为了流水线好走，建议把系数计算和乘法结果分开两级流水。

module farrow_interp #( parameter DW = 16, parameter FW = 16 )( input wire clk, input wire rst_n, input wire valid_i, input wire [DW-1:0] x_m1, input wire [DW-1:0] x_0, input wire [DW-1:0] x_p1, input wire [DW-1:0] x_p2, input wire [FW-1:0] mu, output reg valid_o, output reg [DW-1:0] y ); wire signed [DW-1:0] s_xm1 = x_m1; wire signed [DW-1:0] s_x0 = x_0; wire signed [DW-1:0] s_xp1 = x_p1; wire signed [DW-1:0] s_xp2 = x_p2; wire signed [FW-1:0] s_mu = mu; // 0~1 定点数 wire signed [DW+1:0] c0 = -(s_mu * s_mu * s_mu) / 6 + (s_mu * s_mu) / 2 - s_mu / 3; wire signed [DW+1:0] c1 = (s_mu * s_mu * s_mu) / 2 - (s_mu * s_mu) - s_mu / 2 + 1024; wire signed [DW+1:0] c2 = -(s_mu * s_mu * s_mu) / 2 + (s_mu * s_mu) / 2 + s_mu; wire signed [DW+1:0] c3 = (s_mu * s_mu * s_mu) / 6 - s_mu / 6; reg signed [DW+FW+4:0] sum; always @(posedge clk or negedge rst_n) begin if (!rst_n) begin y <= 'd0; valid_o <= 1'b0; end else if (valid_i) begin sum <= c0 * s_xm1 + c1 * s_x0 + c2 * s_xp1 + c3 * s_xp2; y <= sum[DW+FW-1:FW]; // 截位 valid_o <= 1'b1; end else begin valid_o <= 1'b0; end end endmodule

上面代码里几处系数字面量是按FW=16的定点设置写的，真实系数是除以2^FW后的数值。这里只展示结构，具体数值需要按位宽重新换算，这点尤其重要。

Farrow插值器输出位宽和TED的位宽必须匹配，否则会有系统性偏置。我的做法是：插值器内部保留到DW+FW+4，输出阶段根据后级的动态范围做饱和截位，不做简单粗暴的“丢掉低16位”。

3. Testbench设计与仿真验证流程

3.1 测试激励生成：成形滤波与定时偏差

Testbench最关键的任务是造出一个“带定时误差的接收信号”。不要随便拿理想采样点出来，那样验证不出环路的跟踪能力。

第一步：生成随机符号序列。BPSK就用随机±1，QPSK就用两路独立的±1。符号速率按1 MHz设计。

第二步：脉冲成形。用根升余弦滤波器，滚降系数β取0.35，一般来说成型滤波器阶数64左右。这个滤波器在Testbench里用MATLAB或Python的commpy、scipy算好系数，然后用MATLAB写在Testbench里或存成ROM文件供Verilog读取。我偏好后者，因为能够直接用$readmemh载入。

第三步：模拟定时偏差。这里有个非常实用的方法：在Testbench里不是直接按理想符号周期采样，而是维护一个浮点“采样位置”。每次采样位置向前推进一个略微偏差的步进，比如 miss = 1.0001（100ppm偏差），然后用偏差后的时间点去根升余弦波形上取值。这样等于模拟了一个非理想采样时钟。如果还要加频偏，就再加一个sin/cos旋转变换。

代码如下，核心思路是先生成升采样波形，再通过线性插值取“任意时刻”的样值：

// 伪代码，表示Testbench中信号源构建思路 real sample_time = 0; real step = 1.0001; // 模拟100ppm采样钟偏差 for (n = 0; n < NUM_SYM; n++) begin sym[n] = $random & 1 ? 1.0 : -1.0; for (m = 0; m < OSR; m++) begin integer idx; real frac; idx = floor(sample_time); frac = sample_time - idx; wave[idx] = pulse_shaped(idx + frac); // 也可以是查表插值 sample_time = sample_time + step; end end

这么做的好处是不依赖系统函数库，纯Verilog也能跑。

3.2 仿真结构与关键代码

Testbench整体结构大概这样：

• 顶层模块：实例化DUT（四个子模块连起来），同时实例化信号源模块。
• 信号源模块：输出带定时偏移的采样序列。
• 参考模型：在Testbench里并行做一套浮点模型，用来对比定点RTL的误差收敛情况。

接线部分比较简单。需要注意的一点：valid信号链路的时序要对齐。NCO每符号只产生一次valid，插值器和TED都基于这个valid工作，所以NCO的valid_о要分别接到插值器和环路滤波器的valid端口，不能各自随便打拍，否则前仿没问题，后仿就乱了。

Testbench的核心监测逻辑：

initial begin $dumpfile("gardner_loop.vcd"); $dumpvars(0, dut); // 先把复位释放 rst_n = 0; #1000 rst_n = 1; // 等待时钟稳定 #5000; // 运行足够长时间，观察误差收敛 #200_000; $finish; end

跑2到5万个符号周期比较合理，太短看不出收敛过程，太长仿真时间又受不了。如果环路带宽设定为Bn×Ts=0.01，理论捕获时间大概在几百到一千个符号周期，这时给2万符号足够验证稳态性能，又不至于拖慢仿真。

3.3 结果分析：捕获过程与稳态性能

仿真跑完，重点盯三个波形：

1. TED输出err：应当从初始值逐渐收敛到0附近，收敛前会有明显的小幅振荡，这是正常的，频率大约等于环路自然频率。
2. ctrl_o：环路的积分器输出，稳定后应该锁定在一个固定值附近，这个值得大小直接反映采样钟偏差的大小和方向。如果ctrl_o始终线性增长，说明环路还没锁住，或者是K2太小跟不上频偏。
3. 最佳采样点y_cur：锁定后眼图最开的位置采样值应该稳定，几乎看不到幅度衰减和波动。

实际判断锁定有个简单指标：连续1000个符号内，定时误差的平均绝对值小于某个阈值（比如满量程的1%），就认为环路锁定。这个阈值需要在Testbench里用$monitor或者写个自动断言，快速给出“PASS/FAIL”结果。

我曾经见过有人只盯err的瞬时值，发现err还有较大波动就认为没锁成功，其实这是误判。Gardner环的误差信号本身是有噪声的，尤其输入信噪比不高或滚降系数较小时，瞬时误差会有明显抖动。评判回路性能要看误差的均值和方差，均值趋近0、方差在可接受范围，才算真正锁住。这里建议在Testbench里把err经过一个移动平均窗口，输出平滑后的误差曲线来观察，比看原始毛刺直观得多。

4. 调试心得与工程化建议

4.1 环路不收敛的可能原因

在这类项目里，环路不收敛是最高频的返工原因。我总结下来，主要有三个坑。

第一，环路滤波器的增益没算对。前文提到TED的增益Kd，这个值并不总等于1。BPSK信号、滚降系数0.35时，S曲线斜率通常不是整数，实测Kd可能在0.5到1.5之间浮动。如果你直接按Kd=1去做系数映射，环路带宽会偏离预期。最实用的办法是用Testbench先断开反馈，直接扫输入定时误差和TED输出之间的关系，把Kd测出来再代入公式。这个过程5分钟就能搞定，能省掉后面无数排查时间。

第二，插值器和TED的valid时序错位。因为Farrow插值器内部有2级以上的流水，如果NCO的valid直接接到TED，而TED拿的y_cur是流水线输出，那一拍可能就是旧数据。结果就是误差计算基于错误的样本组合，环路自然失真。解决办法是valid跟随数据一起打拍，数据延迟多少拍，valid就延迟多少拍，确保TED拿到的三个y值是同一个符号周期产生的。

第三，初始频偏超出环路捕获范围。如果发射接收时钟偏差达到几千ppm，而环路带宽又取得很小，积分器需要很长时间才能爬上去，甚至因为K2太小导致拉不住。这时可以先做频偏粗估计（比如FFT测频偏），或者临时放大K2，等锁定后再切回窄带。

4.2 位宽与舍入带来的性能损失

定点化最容易踩的坑就是位宽不够。TED的乘积是32bit，如果你为了让后级好处理，草率截成16bit，等于是把误差信号衰减到只剩1/65536，环路积分器爬得非常慢，捕获时间可能加大一个数量级。我的经验是：误差路径尽量保持32bit位宽直到环路滤波输出，环路滤波的输出再统一缩放到NCO需要的位宽。截位时不要用直接截断，用带符号的舍入（round），也就是加上半个LSB再截断，这样稳态性能明显更好。

另外一个容易被忽略的是Farrow插值器内部系数位宽。定点化时，μ的位宽FW选16bit，系数C0到C3的精度大约只有2^-16量级，对于三次插值来说通常够用。但如果输入信号动态范围很大，或者滚降系数很小（比如β=0.2），插值精度要求会更高，这时FW要增加到20甚至24位。这个调整要提前做，不然后期为了精度把整个Farrow重写一遍，工程量比较大。

从仿真里看位宽够不够，最直观的方法是跑一次理想浮点模型和定点RTL的对比，观察定点误差曲线和浮点误差曲线是否基本重合。如果定点误差明显偏大或者有平台效应，基本就是哪一级的截位不够精细。

4.3 从仿真到板级的工程化细节

把Testbench里的代码搬到实际FPGA工程时，有几件事容易被仿真模型掩盖。

时钟生成：仿真里用理想时钟，板上要注意NCO的累加时钟和valid信号是否进入不同的时钟域。如果ADC采样时钟和FPGA工作时钟是同一个，倒还好；如果跨时钟域，需要先做打拍同步或异步FIFO，否则插值和TED的数据可能错位。

复位设计：异步复位同步释放是基本功，但Gardner环里还有一层“环路复位”的概念。上电时NCO相位从0开始，插值器最好也置成初始相位，否则前几个符号的插值点可能落在奇怪的位置。另外，如果链路里有AGC或载波恢复模块，环路滤波器Per符号的valid要注意和其它链路模块对齐，不然环路和AGC互相拉扯，很少见，但遇到一次就很头疼。

时序收敛方面，Farrow插值器里乘法和加法链的深度不小，跑在较高符号速率（比如几十Mbaud以上）时，必须注意关键路径。我的做法是：把系数计算和乘法输出分成两级流水，NCO反馈路径上尽量压缩组合逻辑。由于环路滤波和NCO是串行反馈，延迟越短，环路稳定性越好。如果主频吃紧，可以把NCO的累加放到整个设计的最末级，前面全部走流水，反馈路径停留在极短的几步内。

仿真环境方面，如果你用的是Quartus/ModelSim那一套，遇到仿真license报错的问题，先检查环境变量和license路径配没配好，换个版本或者启动ModelSim的快捷方式，通常不是代码问题。在Vivado里就是XSim，直接把testbench设为top，跑行为仿真即可，不用纠结第三方工具链。

最后，代码风格上建议把TED、环路滤波器、NCO、Farrow插值器分别写成独立模块，每个模块的端口尽量少，位宽参数化。这样不但方便复用，也方便在Testbench里分别引出内部信号调试。实战中我调试锁定问题，基本都是靠观察模块间的中间信号，如果全挤在一个大模块里，VCD波形翻起来非常痛苦，白白浪费大量时间。

根据我个人的实践经验，做Gardner环这类同步环路，千万不要上来就闷头写Verilog。先花一天把数学模型和系数算明白，把S曲线、环路带宽、位宽映射这些设计决策确定下来，再动手写RTL，效率反而最高。尤其建议把Kd测量这个步骤作为标准流程固定下来，它对整个环路的成败影响太大了。希望这篇文章能帮你少走一些弯路，特别是那些在仿真里不明显、一上板子就现原形的问题。