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1. 高速信号为什么需要均衡：从“信号睁不开眼”说起

先说一个我在实验室里反复见的场景：一块PCIe Gen3板卡，layout阶段仿真全过，阻抗控制也做了，结果上到实际系统里，链路训练偶尔失败，或者跑压力测试时误码率飙升。把示波器探头怼到接收端焊盘上，看到的眼图要么像眯成一条缝，要么干脆闭成一片，完全分不清0和1。这个时候，问题九成不在电源、不在时钟，而在“信道损耗”——也就是差分走线、过孔、连接器这一段物理链路上，高频分量被吃掉太多了。

1.1 高频损耗是怎么吃掉信号完整性的

任何一段现实中的传输介质，从PCB铜箔到连接器到线缆，本质上都等效于一个低通滤波器。高频谐波分量在穿越这段介质时，幅度衰减远大于低频分量。如果走线再长一点：比如从CPU到PCIe插槽，再经过riser卡到一个转接板，中间叠加了多个过孔和连接器，损耗就更可观。

损耗的来源主要有三块：

• 趋肤效应：频率越高，电流越趋向导体表面流动，有效导电截面积下降，电阻上升，高频损耗增大。
• 介质损耗：PCB板材（FR4尤其明显）的耗散因子会让高频信号能量转化为热量。这也是为什么高速设计要换Megtron 6、Rogers这类低损耗板材。
• 阻抗不连续：过孔stub、连接器引脚、走线宽度变化都会造成反射，反射叠加在原始信号上，就形成了振铃和拖尾。

这几个效应叠在一起，到接收端时，原本方方正正的数字波形就变成了一个被“抹圆”的模拟信号。一个bit的尾部能量会拖进下一个bit的时间窗口里，这就是码间干扰（ISI）的源头。

1.2 均衡在解决什么问题：给波形做一次逆变换

打个比方，信号经过高速信道就像你在山谷里喊话，喊快了，后一句话会被前一句的回声盖住。均衡做的事情，就是提前或事后把这个“回声”压掉，把原始的语句恢复清楚。在SerDes里，这个“回声”就是前面bit对当前bit的拖尾干扰。

再精确一点：信道在频域上有一个幅频响应H(f)，信号通过后变成 H(f)*X(f)。均衡器的任务就是设计一个逼近 H(f) 的逆函数的网络，让链路整体的频响变平。但因为信道的衰减特性会随温度、电压变化，这个“逆函数”没法做成固定的，需要在链路训练阶段动态调整。PCIe协议里专门定义了一套机制来干这件事，这部分后面详细讲。

这里先记住一个关键结论：在PCIe Gen3（8GT/s）及以上速率，没有均衡的链路根本不可能跑通，这不叫“增强优化”，叫“必要条件”。

2. 三大均衡器件的分工与合作：FFE、CTLE、DFE各管一段

SerDes均衡体系里，真正干活的是三个部件：发送端的FFE，接收端的CTLE和DFE。很多刚接触PHY的工程师容易混淆三者的分工，觉得都是“把信号变好”，但实际上它们的原理、优缺点和适用场景完全不同，组合使用才有最佳效果。

2.1 发送端FFE：提前预判，先坏后好

发送端FFE（前馈均衡）是三个器件里最有意思的一个，因为它是在信号还没被信道污染之前，主动先把信号“弄坏”。在发送端，当前bit驱动时会叠加前后bit的影响，让信号发射出去的波形预先带上与信道相反的失真，经过信道后两者抵消，接收端反倒看到一个相对干净的信号。

这种技术具体落地时，就是大家在PCIe规格书上经常看到的名词：去加重（De-emphasis）和预加重（Pre-emphasis）。名字不同，物理含义是一样的，都是调节当前bit幅度与周围bit幅度的比例关系。以预加重来说，发送器在遇到波形跳变沿时额外加大驱动强度，让高频分量提前“充能”；而保持电平不变时降低驱动强度，避免低频分量过度堆积。

实现原理可以用一个简单的FIR滤波器模型去理解。发送端的连续bit序列通过一个抽头系数为c_{-1}、c_0、c_{+1}的滤波器，分别对应前一bit、当前bit、后一bit。当前bit的输出幅度就是这三个输入乘以系数的叠加。当信道导致post-cursor拖尾严重时，就增加c_{+1}的符号权重去抵消它。

PCIe里的实际量化方式是：Gen1/Gen2只有-3.5dB和-6dB两档去加重强度；Gen3开始引入了Preset概念，发送幅度可以从更细的系数表里选。不过无论如何，发送端均衡的调节粒度相对粗糙，主要负责把大体损耗校准回来。

2.2 接收端CTLE：模拟域的高频补偿

信号到了接收端，先碰上的就是CTLE（连续时间线性均衡器）。它本质是一个模拟滤波器，最常见的是在某个频点附近提供高频增益抬升，把被信道衰减掉的高频分量补回来，补偿曲线正好与信道损耗曲线相反。

CTLE有几个可调旋钮：

• 低频增益：决定信号整体幅度的基准。
• 高频提升量（Peaking Gain）：决定高频增强多少dB。
• 峰值频率（Peaking Frequency）：取决于系统设定的BAUD CLK，通常设计在奈奎斯特频率附近。

CTLE最大的优势是模拟电路实现、不需要数字逻辑、功耗相对较低、不存在判决反馈环路中的时序收敛问题。但它有个先天缺陷——它是线性放大器，在放大信号高频分量的同时，也会同步放大同频带的噪声和串扰。如果高频提升给得过大，眼图可能会“撑开”了，但噪声底部也跟着抬高，整体抖动反而恶化，信噪比并没有改善。所以CTLE不是增益越大越好，要找到信号幅度提升和噪声放大的平衡点。

2.3 接收端DFE：非线性判决反馈，专治长拖尾

等信号穿过CTLE之后，还剩一类麻烦的东西没法靠线性均衡解决，那就是信道响应在长拖尾处残留的后光标干扰（post-cursor ISI）。比如前面第3个bit、第5个bit的影响依然叠加在当前bit上。这种拖尾往往是非线性分布的，而且来源复杂（反射、共振），靠线性滤波器很难准确建模。

DFE（判决反馈均衡器）的思路和前面完全不同：它不放大任何东西，而是等当前bit的判决结果出来之后，把前面已经判决出的若干bit乘上各自的反馈系数，从输入端减掉。这就相当于“我知道前面几个bit是长什么样的，所以我知道它们现在应该给当前bit带来多少干扰，直接扣除”。

这个原理一点都不复杂，但好处非同小可：

• 不放大噪声：反馈项是从判决结果里算出来的，不含模拟噪声的放大问题，这是和CTLE最本质的区别。
• 可以处理长拖尾：只要反馈抽头数足够，理论上能把几十个UI之前的干扰都消掉。
• 数字实现灵活：抽头系数可以通过自适应算法直接在硅片内训练，不需要把芯片送回实验室调。

代价也很明确：DFE依赖“判决结果正确”这个前提。如果当前bit判决错了，反馈进下一个bit的误差会形成误码传播，白白拉高突发性误码。所以DFE抽头数量、自适应速度、环路延迟，都是一连串需要仔细权衡的设计。

2.4 三个器件配合起来的完整信号链

实际工作时，信号到接收端的修复顺序是固定的：

1. 发送端FFE先把低频段的整体损耗预补偿一部分，减轻接收端的负担。
2. 信号经过模拟前端，CTLE做第一次频域整形，把眼睛初步“睁开”。
3. 模拟信号经过ADC采样或直接过比较器判决，DFE再根据history bit把残余的post-cursor拖尾扣掉。
4. 之后才是时钟数据恢复（CDR）锁定最优采样点，把数据真正存下来。

CTLE处理频域、FFE处理粗粒度预失真、DFE处理时域残影，三者各管一段，这就是为什么很多系统里你看不到单独哪个均衡器做得特别激进，但组合起来眼图却非常健康。

3. 链路训练时的TxEQ协商：均衡系数是怎么“谈”出来的

光知道均衡器有什么还不够，PCIe能跑起来的关键在于均衡系数不是焊死在芯片里的，而是每台上电后通过链路训练自动协商出来的。这部分在PCIe规范里叫TxEQ（Transmitter Equalization，发送端均衡协商），很多工程师对它的理解停留在“有这个东西”，但不知道它的细节在哪里。这里把机制拆开来聊。

3.1 LTSSM里均衡协商的位置

PCIe链路上电后会进入LTSSM状态机，依次经历Detect、Polling、Configuration、L0这几个主要状态。均衡协商主要发生在Configuration状态，具体是Configuration.Linkwidth和Configuration.Speed这两个子状态里。

在Configuration阶段，链路两端已经在互换TS1/TS2训练序列了。TS序列本身除了最基本的链路号和通道号信息外，还携带了一个在PCIe 3.0以后非常重要的字段——发送端均衡预设请求。接收端（Receiver）在TS序列里放进自己期望发送端（Transmitter）使用的均衡参数，发送端收到后就去改自己的FFE系数。

有一个容易忽略的细节：均衡协商在进入L0后到正式数据传送前还有一轮微调。进入L0后，链路会先发一小段特别的数据模式，接收端在后台用眼图监视器评估信号质量，如果觉得不好，会再次发起均衡更新请求，通过发送专门的均衡训练序列（ETS）反复迭代，直到双方都觉得眼图能接受，然后才发ECSS ordered set，进入真正稳定的L0状态。

3.2 Preset与Coefficient：从“选套餐”到“自助点餐”

PCIe对发送端均衡系数的定义，经历了从粗糙到精细的演进。

PCIe Gen1/Gen2时代，发送端只有两个选择：-3.5dB和-6dB去加重。接收端在TS序列里用两个bit就能表达完，这可以理解成——“你只能从两个套餐里选一个”。

PCIe Gen3（8GT/s）开始，均衡策略变化巨大。规范定义了多个Preset，每个Preset是一组完整的FFE系数（对应 -1、0、+1三个cursor的幅度权重），常规情况下大约有10组左右可选。发送端根据接收端在TS中请求的Preset号去配置自己的tap权重。这有点像“从套餐菜单里选”，好歹选项多了，但依然是离散的。

PCIe Gen4（16GT/s）和Gen5（32GT/s）则进一步开放了全系数协商模式。接收端不只可以请求某个Preset，还可以直接指定c_{-1}、c_0、c_{+1}这三个系数的具体目标比值，发送端按比例换算成实际的驱动电流配比。这时候就不再是选套餐，而是彻底的自助点餐了。

整个协商有一个每次只能改“一小步”的细节：接收端在请求新系数时，不是一下跳变到目标值，而是通过“系数更新请求（Coefficient Update）”字段，一次只增减一个最小步进（比如1.5%摆幅），更新完成后发送端会回发一个确认信号。为什么要这么设计？如果系数大幅跳变，发射波形的瞬态特性会剧烈改变，可能直接把接收端的CDR和DFE自适应环路甩飞，导致捕获失败。小步走看似笨，实际是主流的稳妥工程逻辑。

3.3 TxEQ协商中常见的失败模式

链路训练失败，或者训练时间异常偏长，很多都是TxEQ协商出了问题。我归纳了几种在实测和FAE反馈中反复出现的场景：

场景一：接收端CTLE固定，却要求一个CTLE根本补不过来的增益。某些早期PCIE PHY IP的CTLE档位很少（比如只有4档），且峰值增益上限不到6dB。如果链路中间经过一个严重劣化的连接器，接收端发现加满CTLE后眼图还是太小，会在TxEQ里反复请求更大去加重系数，发送端回复已经到最大值（full scale），双方就会在L0早期反复训练失败。表象就是：偶尔能训练成功，但系统一重启就掉链子。这种问题靠软件配置绕不过去，只能从链路设计上减损，或者升级PHY的CTLE档位。

场景二：Preset请求和实际链路损耗不匹配。很多主板设计里，接收端默认的Preset请求是固定写死在BIOS/寄存器里的，切换不同扩展卡时未必会更新。比如某款riser卡搭配40dB损耗的线缆，接收端却只能请求一个低去加重档位，最终显示的链路带宽是Gen4 x16，但跑起来吞吐量和Gen2差不多，甚至直接training失败。排查这种问题有个技巧：在PCIe analyzer（协议分析仪）的trace里，观察TS1/TS2中重复请求的Preset值是否一直没变——如果它从头到尾没有重新请求过更大去加重系数，说明接收端PHY里判断信号质量的逻辑没生效，而不是“真的不需要”。

场景三：跨协议兼容性问题。有些PCIE to SATA、PCIe to NVMe的桥接芯片，其内置PHY的均衡协商逻辑和标准RC侧的期望不完全一致。插入后会发现链路拉在Gen1上，升级不上去。用逻辑分析仪看LTSSM，PPB往往停在Recovery.RcvrLock循环。这种基本可以判定是发送端PHY的TxEQ系数更新速度太慢，在Recovery阶段窗口里没能及时收敛。可以先尝试在BIOS里把目标速率强制限制低一档，尝试让训练起来，再用寄存器手动配置TX preset。

3.4 从TS序列看协商过程的具体表现

下面用一次PCIe Gen3链路的抓包来说明TxEQ在物理层到链路层的具体表现。在Polling.Compliance和Config阶段看到的TS1/TS2序列中，重点关注这几个内容：

从抓包log里还能看到两端链路对均衡参数变化的一个“来回拉扯”过程：接收端先请求一个目标Preset，发送端完成更新后回发状态，接收端再决定是继续微调还是锁定结果。这个“request → update → status → assess”的循环，在进入L0后还会持续一小段时间，直到接收端通过等待计数锁定为止。

4. 工程实战：均衡参数没调好，现象是什么、怎么查

这里讲几类在整机测试和方案设计阶段最常见的实测问题。因为PCIe PHY内部寄存器通常不会全部开放，所以工程师看到的多是结果异常和部分可读状态，需要根据现象反推根因。

4.1 现象一：链路能训练，但系统带宽明显偏低

链路训练成功，但实测吞吐跑不满，这是最隐蔽的问题。很多时候带宽瓶颈不在软件层，而在物理层眼图裕量不足。链路虽然协商到了Gen4 x16，但接收端误码率已经很高，高速数据会频繁触发重传，吞吐反而比稳定状态的Gen3还差。

这种场景有个很实用的快速判断方法：用PCIe链路状态工具（Linux环境读取lspci -vvv或pcie-link-scan）查看当前链路的LnkSta和LnkCap寄存器，再查看De-emphasis和Swing Level字段——如果发现De-emphasis停留在最低档且从未抬升，大概率是Rx侧的均衡评估逻辑判定“信号不错，不需要更大去加重”，而实际上这个判断并不准确。这时候可以强制在RC侧BIOS里修改默认的Preset档位（比如将Gen3预设从P7强制设为P4），再跑吞吐对比，往往马上就能看出差别。

4.2 现象二：高温环境下突然掉链

系统低温/常温都正常，一到高温就偶发链路降速或者L0到Recovery的循环。这类问题的根因，在于信道的频率响应会随温度漂移。PCB板材的介电常数随温度变化，连接器金属件的阻抗特性也会变化，原本均衡系数在某个温度点是最优值，温度一变就失配了。

链路进入Recovery后，链路两端会重新协商，理论上可以通过TxEQ再次收敛到新的最优系数。但问题在于，如果硬件设计时把DFE抽头数配置得刚好够用（比如只开了4个tap，而无源链路在老化后拖尾变长），那么即使重新协商，DFE没有多余的抽头去消剩余的拖尾，链路只能在错误率高企的状态下运行，最终表现为高温下反复掉帧。这类问题在量产测试里特别恶心，随机出现、复现困难。保守的做法是在设计阶段给抽头数留至少25%的裕量，同时把CTLE的Peaking频点做在奈奎斯特频率偏高一点的位置，给温度漂移留余量。

4.3 现象三：眼图调试中的“调整伪规律”

工程调试中常见的误区是：一看到眼图不好，就猛加CTLE的高频增益，结果眼图虽然睁大了一点，但抖动值不降反升。

原因前面已经说过——CTLE线性放大的过程中，噪声同样被抬高了。这里提供一个经验法则：观察结果不能只看眼高（Eye Height），还要看眼宽（Eye Width）和抖动分布。如果调整某一参数后，眼高从120mV升到180mV，但抖动标称值（比如总抖动TJ@1e-12）从0.3UI涨到0.45UI，那这个调整实际上是不划算的，链路误码率未必改善，还可能更差。正确做法是维护一个“参数矩阵表”，分别记录CTLE增益、DFE抽头权重、TX preset三组参数组合下的眼高/眼宽/Jitter三个指标，用控制变量法逐个收敛，而不是凭手感去瞎试。

4.4 一个被忽略的细节：TxEQ协商结果与布局相关

不少工程师默认“均衡能解决一切信号质量问题”，这是错误理解。均衡能补偿信道损耗和部分反射造成的拖尾，但它救不了“过孔stub谐振”和“差分对内长度失配”这两类问题。

过孔stub在特定频率会产生很强的谐振损耗，形成一个“陷波”形的频响凹陷，这种窄带深度凹陷用均衡是很难完全补平的，因为均衡器提供的是平滑带宽曲线，没有校验窄带缺口的能力。同理，差分对内等长如果超标，会造成共模转换和模式转换，均衡器对这种模态干扰的补偿能力也极其有限。所以在看任何均衡问题之前，先确认这两项layout基本盘有没有问题，再往均衡器方向查，能省掉很多无用功。

5. PCIe 6.0与PAM4时代：均衡技术面对的新问题

到了PCIe 6.0，带宽翻倍到64GT/s，技术上做了一个关键抉择——从NRZ（每UI传1bit）切换到PAM4（每UI传2bit）。这不只是编码效率的变化，均衡技术面临的挑战完全是另一个量级。

5.1 PAM4让奈奎斯特频率降下来了，但代价不低

先看一个表面上的“好消息”：PCIe 6.0的原始比特率是64GT/s，但因为PAM4一个符号包含2bit，实际符号速率只有32GBaud，奈奎斯特频率为16GHz——如果继续用NRZ跑64GT/s，奈奎斯特频率会到32GHz，信道损耗会大到任何均衡器都无力回天。所以从信道损耗角度看，PAM4实际上是刻意把符号速率压下来，牺牲信噪比换带宽。

但PAM4的问题是三个电平（幅度由0到1、1到2、2到3）共享同一段幅度范围，眼图从NRZ的一个大眼变成三个垂直堆叠的小眼。三个眼睛的垂直方向开口大约是原来的三分之一，接收端的信噪比直接掉了约9.5dB。这就导致对均衡器精度的要求从“把眼睛睁开”升级为“把三个小眼睛都校准到位”，而且中间眼的判决阈值必须精准定位。

5.2 PAM4均衡的额外复杂点

PAM4接收端的均衡架构虽然还是CTLE+DFE的组合，但有两大额外难点：

难点一：非线性失真。PAM4信号经过发送端驱动器和信道时，不同的电平跳变幅度对应不同的瞬态响应，会产生非线性失真。比如从最高电平跳到最低电平的摆幅大、边沿速度慢，从相邻电平跳变的摆幅小、边沿速度快，接收端如果不做非线性补偿，DFE会把这些误差误判为信道拖尾，导致抽头系数在迭代中来回震荡、无法收敛。

解决思路是引入基于查表（LUT）的补偿器，对每一个符号间隔内的不同“前导符号组合”建立一个反馈校正项。本质上这是一种把DFE扩展成Volterra滤波器前几阶的实现方式，电路复杂度显著增加。

难点二：CDR的挑战。三电平信号本身的跳变密度和幅度宏不均匀，时钟恢复的边沿信息提取难度也更高。PCIe 6.0虽然也保留了类似NRZ模式下与均衡状态联动的采样点调整机制，但PAM4下的均衡与CDR是强耦合的——CDR采样点移动，DFE的抽头时序同步就得跟着变；DFE抽头变化，又会影响信号边沿位置。这种耦合在工程上很容易出现调试中“动了均衡没调CDR，反而变差”的现象。

5.3 PCIe 6.0均衡的工程应对

PCIe 6.0的均衡在规格上实现了更细粒度的协商，Preset数量更多、系数更新的最小步进更精确，同时协议里增加了额外的后向纠错机制（如轻量级FEC，即RS码）。均衡器负责在FEC之前把原始误码率压低，FEC再兜底剩余零星错误。

这个阶段，作为系统设计者能做的工程建议是：

• 不要把链路预算压满。PCIe 6.0对插卡、背板、连接器的损耗预算要求非常苛刻，均衡器能补的范围远没有想象的大。
• 尽量选成熟PHY厂商的IP，很多均衡系数自适应算法和PAM4非线性补偿能力都是经过验证的，自己从零搭这套信号链的闭环调试，周期极长。
• 在系统验证阶段一定要做“均衡参数穷举测试”，确认PHY在多种Preset组合、不同DFE自适应速度寄存器配置下都有收敛能力，这直接关系到量产后的环境适配上限。

从我个人的调试经验来说，PCIe 5.0往上的链路，均衡参数已经不是设完就一劳永逸的了。它跟随温度、电压、器件老化都在漂移，真正可靠的工程方法是：在量产测试里加入对TxEQ协商结果的关键寄存器读取，自动判定收敛状态和最终使用的系数是否在预期范围内，把“物理层默认能自适应”的信任改为“自适应结果有据可查”，这样才能让高速链路在真实环境下长期稳定工作。