企业官网建设流程全解析

1. 一块板子从图纸到工厂，中间隔着多少坑

胜宏、沪电这类PCB制造厂做的是板子本身——蚀刻、压合、钻孔、沉铜、表面处理，把覆铜板变成能焊元器件的电路板。但一块板子能不能顺利做出来、做出来能不能跑通，很大程度上取决于交到工厂手里的那份数据是不是干净、完整、可制造。Cadence这套工具链——OrCAD X、Allegro X、Sigrity X——解决的就是“板交给工厂之前”的所有问题：原理图设计、网表导出、封装制作、布局布线、信号完整性仿真、制造文件输出。换句话说，工厂负责把设计变成实物，Cadence负责让设计本身站得住脚。

我做了十多年硬件设计，从最早用Protel 99SE画两层板，到后来转Cadence SPB系列，再到现在的OrCAD X和Allegro X，踩过的坑比画过的板子还多。很多人觉得学Cadence就是学个软件操作，其实不是——它背后是一整套从设计意图到制造数据的完整方法论。你原理图画得再漂亮，网表导不出来等于零；你布局布得再紧凑，封装做错了工厂做出来就是废板；你布线走得再顺，Sigrity仿真一跑发现阻抗不匹配，整板重来。

这篇文章适合谁看？如果你是刚入行的硬件工程师，正在纠结学AD还是学Cadence，我会告诉你两者的分界线在哪里；如果你已经用了一段时间Cadence但总觉得哪里不对劲，比如网表导出报错、封装导入PCB后焊盘对不上、仿真不收敛，我会把常见问题的排查思路整理出来；如果你是做PCB Layout的，想往信号完整性方向走，Sigrity X那部分值得细看。我不打算写成软件说明书，而是按实际项目流程，把每个环节的关键决策点和容易翻车的地方讲清楚。

2. 为什么是Cadence，而不是AD或者嘉立创EDA

2.1 从“能画板”到“能管住板”的分水岭

很多人问，AD也能画四层板，嘉立创EDA还能免费打样，为什么还要折腾Cadence？这个问题我当年也问过自己。答案不在画图这一步，而在“板交给工厂之前”的那一堆检查、仿真和约束管理上。

AD的优势在于上手快、界面友好、中小规模项目效率高。嘉立创EDA更是把原理图到PCB到下单打样串成了一条线，适合快速验证。但当你做的板子到了六层以上、有DDR内存、有高速差分对、有阻抗控制要求的时候，问题就来了：你怎么保证每一根走线的阻抗都在公差范围内？你怎么在布线之前就把规则定好，而不是布完了再DRC？你怎么把信号完整性问题在投板之前就仿真出来？

Cadence的Allegro X和Sigrity X就是干这个的。Allegro X的约束管理器（Constraint Manager）可以在布线之前把差分对间距、等长要求、阻抗目标全部设好，布线时实时检查。Sigrity X可以在PCB设计完成后提取寄生参数，做电源完整性和信号完整性仿真。OrCAD X则是原理图设计的主力，和Allegro X无缝衔接，网表导出、封装同步、设计规则传递都是一条链路。

注意：不是说AD做不了高速板，而是当设计复杂度到了一定程度，Cadence的约束驱动设计流程能帮你省掉大量后期返工的时间。我见过太多用AD画完DDR然后发现等长没做、阻抗没控、最后飞线的案例。

2.2 OrCAD X、Allegro X、Sigrity X各自管什么

这三个工具经常被混在一起说，但分工很明确。OrCAD X负责原理图输入和网表生成，你画的每一根连线、放的每一个元器件、定义的每一个网络标号，最终都会变成网表里的连接关系。Allegro X负责PCB布局布线，从板框导入、封装放置、层叠设置、走线规划到最终的光绘文件输出。Sigrity X负责仿真验证，包括电源直流压降分析、信号完整性分析、时序分析等。

我通常的项目流程是这样的：OrCAD X画原理图 → 导出网表 → Allegro X导入网表 → 画板框、设层叠、放封装 → 布线 → Sigrity X仿真 → 输出Gerber和钻孔文件 → 交工厂。每一步都有坑，下面我按这个顺序把关键环节拆开讲。

2.3 热词背后的真实需求：从安装到仿真不收敛

看热搜词就知道大家卡在哪里了。“cadence安装教程”“cadence安装包下载”“cadence 17.4下载”“cadence spb 17.4-2019安装”——安装是第一道坎。“cadence 4k屏截断”——高分辨率屏幕下界面显示不全，这个我后面会讲怎么解决。“cadence仿真器件未定义”“cadence瞬态仿真不收敛”——仿真环节的经典问题。“cadence怎么从原理图中导出库”“cadence原理图导出原理图库”——库管理是另一个高频痛点。“cadence pcb怎么提取板框”“cadence封装导入pcb”——从原理图到PCB的衔接问题。

这些热词反映了一个事实：大部分人卡在工具的基本使用上，还没到真正发挥Cadence价值的地步。所以下面我会从实操角度，把每个环节的关键操作和避坑经验讲透。

3. 原理图到网表：OrCAD X里最容易翻车的三个环节

3.1 元器件库管理：别等到导出网表才发现引脚对不上

OrCAD X里画原理图，第一步是建库或者调库。很多人图省事，直接从网上下载现成的库文件，或者从旧项目里复制。问题在于，不同来源的库，引脚编号、引脚类型、封装名称可能都不一致。你原理图画完了，网表导出来，Allegro X导入的时候发现某个器件的封装名在PCB库里找不到，或者找到了但焊盘编号和原理图引脚对不上，整个流程就卡住了。

我的做法是：每个项目建一个独立的库文件夹，所有用到的元器件都从项目库里调用。新建器件的时候，引脚编号严格按照Datasheet来，引脚类型（Input、Output、Bidirectional、Power、Passive）也要设对，因为后面做电气规则检查（ERC）的时候会用到。封装名称统一命名规则，比如“R0603”“C0805”“SOP-8_3.9x4.9mm”，不要用“RES1”“CAP2”这种没有信息量的名字。

实操心得：建库的时候顺手把元器件的Part Number、Manufacturer、Description填上，后面出BOM的时候能省很多事。我见过有人原理图画完了，出BOM发现一半器件没有料号，只能一个个回去补。

3.2 网表导出：那些报错信息到底在说什么

网表导出是原理图和PCB之间的桥梁。OrCAD X导出网表的时候，常见报错有几类：一是“Cannot find package”，意思是某个器件的封装在PCB库里不存在；二是“Pin number mismatch”，原理图引脚编号和PCB封装焊盘编号对不上；三是“Duplicate reference designator”，位号重复了。

排查思路很简单：先看报错信息里提到的器件位号，回到原理图里找到它，检查封装名称是否拼写正确、PCB库里是否有同名封装、封装的焊盘编号是否和原理图引脚一一对应。如果是“Duplicate reference designator”，用OrCAD X的“Annotate”功能重新编号，注意选择“Incremental”还是“Unconditional”，前者只给未编号的器件分配位号，后者全部重新编。

导出网表的格式选择也有讲究。Allegro X通常用“Allegro.dll”或者“orTelesis.dll”格式，前者是较新的格式，支持更多属性传递。如果你用的是较老版本的Allegro，可能需要选“orTelesis.dll”。导出之前，在OrCAD X的“Design Rules Check”里跑一遍ERC，把悬空引脚、电源冲突、单端网络这些问题先解决掉。

3.3 从原理图导出原理图库：反向操作也有用

有时候你拿到一个参考设计，只有原理图没有库文件，想把里面的器件存成自己的库，可以用OrCAD X的“Export Library”功能。选中整个设计或者部分页面，导出为OLB文件。但要注意，导出的库文件里，器件的引脚类型和封装信息可能不完整，需要手动补全。

另一个常见需求是“cadence怎么从原理图中导出库”，其实反过来也成立——你可以从PCB里导出封装库。Allegro X里用“Export → Libraries”可以把当前PCB用到的所有封装导出成DRA文件，方便复用到其他项目。但导出的封装不带焊盘文件，需要把焊盘（PAD）也一起导出，否则在新项目里调用会报错。

4. 封装与板框：Allegro X里那些让人抓狂的细节

4.1 封装制作：焊盘尺寸不是拍脑袋定的

Allegro X里做封装，核心是焊盘（Padstack）的设计。焊盘尺寸怎么定？不是随便填个数就行。以0402电阻为例，Datasheet推荐焊盘宽度0.5mm左右，长度0.6mm左右，但实际做的时候要考虑制造公差和贴片精度。我通常按IPC-7351标准来算，或者直接用IPC-7351 LP Calculator这类工具生成。

焊盘类型分表贴（SMD）和通孔（Through Hole）。表贴焊盘要设阻焊层（Solder Mask）和钢网层（Paste Mask），阻焊层通常比焊盘单边大0.05mm到0.1mm，钢网层和焊盘一样大或者略小。通孔焊盘要设钻孔尺寸，钻孔比引脚直径大0.2mm到0.3mm，焊盘外径比钻孔大0.4mm到0.6mm。

注意：焊盘尺寸设错了，工厂做出来要么焊不上，要么连锡。我见过有人把0402的焊盘做成0603的尺寸，贴片的时候元件直接浮在焊盘上，回流焊后立碑。

4.2 板框提取：从结构图到PCB边框

“cadence pcb怎么提取板框”是高频问题。板框通常来自结构工程师给的DXF文件。Allegro X导入DXF的步骤是：File → Import → DXF，选择图层映射，把结构图里的板框线映射到“Board Geometry → Outline”层。导入后检查线条是否闭合，如果有断点，用“Shape → Compose Shape”或者手动补线。

如果结构图给的是3D模型，可以用“File → Import → IDF”导入，Allegro X会自动提取板框和禁布区。但IDF导入的板框有时候会有多余线段，需要手动清理。板框闭合后，用“Setup → Areas → Board Outline”确认，然后设置层叠（Cross Section）。

4.3 层叠设置：四层板不是随便叠的

四层板的经典层叠是：Top → GND → Power → Bottom。信号层在Top和Bottom，GND和Power作为参考平面。这种层叠的好处是每个信号层都有一个相邻的参考平面，阻抗可控。层叠厚度根据板厚和阻抗要求来定，常见的1.6mm板厚，四层板的核心板（Core）和半固化片（Prepreg）厚度需要计算。

阻抗计算可以用Allegro X自带的“Impedance Editor”，或者用Polar SI9000这类工具。以50欧姆单端微带线为例，Top层到GND层的介质厚度如果是0.2mm，线宽大约0.35mm（取决于介电常数）。差分100欧姆的话，线宽和间距需要根据介质厚度调整。这些参数在层叠设置里填好，布线的时候约束管理器会自动检查。

5. 布局布线与约束管理：让规则替你干活

5.1 约束管理器：布线之前先把规矩定好

Allegro X的约束管理器（Constraint Manager）是它和AD最大的区别之一。在AD里，你通常是布完线再跑DRC，发现问题再改。在Allegro X里，你可以在布线之前把物理规则（线宽、间距、过孔类型）和电气规则（等长、差分对、阻抗）全部设好，布线的时候实时检查，违规的地方会高亮显示。

物理规则里，线宽根据电流和阻抗要求来定。电源线通常比信号线宽，1A电流大概需要0.5mm线宽（1oz铜厚）。间距规则分两类：线到线、线到焊盘、焊盘到焊盘。普通信号间距6mil左右，高压信号需要更大间距。差分对规则里，设好差分对的线宽和间距，以及等长公差。

实操心得：约束管理器里的规则可以导出成CSV文件，复用到其他项目。我通常把常用规则存成一个模板，新项目直接导入，省得每次重新设。

5.2 布局：先放什么，后放什么

布局的顺序通常是：先放结构件（连接器、安装孔、按键），再放核心器件（主控芯片、内存、电源芯片），然后放外围器件。核心器件的位置决定了布线通道，所以要先放。电源芯片靠近负载，滤波电容靠近电源引脚。晶振靠近芯片，走线尽量短。

“pcb布局”和“pcb布线规则和技巧”是热搜词，说明大家很关注这部分。我的经验是：布局阶段花的时间越多，布线阶段越轻松。布局的时候把飞线打开，看哪些网络连接最密集，把相关器件放在一起。电源树先规划好，避免电源线绕来绕去。

5.3 布线：差分对、等长、阻抗控制

布线阶段最麻烦的是差分对和等长组。差分对走线要等长、等间距，尽量少换层。换层的时候要加伴随地过孔。等长组比如DDR的数据线，组内误差通常控制在50mil以内，地址线控制在100mil以内。Allegro X的“Delay Tune”功能可以自动绕等长，但绕的时候要注意不要引入太多过孔和拐角。

“pcb走线要求”里，拐角用45度或者圆弧，不要用90度。电源线尽量走宽，地线用铺铜。过孔不要打在焊盘上，除非是盘中孔工艺。丝印不要压在焊盘上，否则会影响焊接。

6. Sigrity X仿真：投板之前的最后一道防线

6.1 电源完整性：直流压降和去耦电容

Sigrity X的PowerDC模块可以做直流压降分析。你设好电源网络的输入电压和负载电流，仿真跑完能看到整个电源平面的电压分布。如果某处压降超过5%，说明电源平面太窄或者过孔太少，需要加宽或者加过孔。去耦电容的摆放位置和容值选择也可以用Sigrity X的PowerSI模块做交流分析，看电源阻抗在目标频率范围内是否满足要求。

6.2 信号完整性：反射、串扰、眼图

Sigrity X的SystemSI或者Speed2000模块可以做信号完整性分析。提取PCB的寄生参数，加上IBIS模型，跑眼图。如果眼图闭合，说明信号质量有问题，可能是阻抗不匹配、串扰太大或者损耗太高。排查思路：先看阻抗是否连续，再看差分对间距是否太近，最后看走线长度是否太长。

“cadence仿真器件未定义”这个报错，通常是因为IBIS模型没有正确加载，或者模型里没有对应的器件。检查IBIS文件的路径和器件名是否匹配。“cadence瞬态仿真不收敛”是另一个常见问题，通常是仿真步长设得太小或者模型里有不连续点。可以尝试放宽步长、增加迭代次数，或者检查模型是否有问题。

6.3 仿真不收敛的排查清单

7. 从PCB到工厂：出Gerber和钻孔文件

7.1 Gerber输出：每一层都要检查

Allegro X输出Gerber的步骤是：Manufacture → Artwork，选择要输出的层，设置好参数，然后生成。输出之前，用“Film”预览每一层，确认没有遗漏。常见的遗漏包括：阻焊层没开窗、钢网层没输出、丝印层压焊盘。输出格式通常选RS-274X，单位选英寸或者毫米，和工厂确认好。

7.2 钻孔文件：钻孔表和钻孔图要对得上

钻孔文件用“Manufacture → NC → NC Drill”输出，格式选Excellon。输出后检查钻孔表（Drill Legend）和钻孔图是否一致，孔径和数量有没有错。过孔类型分通孔、盲孔、埋孔，盲埋孔需要额外说明。

7.3 贴片文件：坐标和角度不能错

“ad生成pcb贴片文件”是热搜词，Cadence里对应的是“Manufacture → NC → Drill”旁边的“Placement”输出。贴片文件包含每个元器件的位号、坐标、旋转角度、封装名称。输出后和BOM核对，确认位号和坐标一一对应。旋转角度尤其要注意，不同封装库的零点定义可能不同，贴片厂按你的文件贴，角度错了整板报废。

8. 常见问题速查与避坑经验

8.1 安装与显示问题

“cadence安装教程”和“cadence 4k屏截断”是高频问题。安装Cadence SPB系列，建议用默认路径，不要有中文和空格。安装完成后，如果界面在高分屏上显示不全，可以右键exe文件 → 属性 → 兼容性 → 更改高DPI设置 → 勾选“替代高DPI缩放行为”，缩放执行选“系统”或者“系统（增强）”。如果还是不行，在环境变量里加“CDS_DISPLAY_SCALE=1.5”之类的缩放系数。

8.2 网表与封装同步问题

“cadence封装导入pcb”报错，通常是封装名不匹配或者焊盘文件缺失。检查Allegro X的库路径设置（Setup → User Preferences → Paths → Library），确认封装库和焊盘库的路径都加进去了。如果封装是从其他项目复制过来的，记得把对应的焊盘文件也复制过去。

8.3 仿真与版本兼容问题

“cadence 23.1怎么导出netlist”和“cadence spb 24.1”说明版本更新带来了一些操作变化。OrCAD X和Allegro X的新版本在菜单布局上有调整，但核心逻辑没变。导出网表的入口在“Tools → Create Netlist”，格式选择根据Allegro版本定。如果遇到“cadence conversion toolbox cdb to openaccess”这类问题，通常是老版本设计迁移到新版本时的数据库转换，用“DB Doctor”工具修复一下。

8.4 独家避坑技巧

• 原理图阶段就把封装名定好，不要等到PCB阶段再改。
• 约束管理器里的规则导出成模板，新项目直接导入。
• 布局之前先做层叠和阻抗计算，不要布完线再算。
• Sigrity仿真之前先跑一遍DRC，把明显的短路和开路排除掉。
• Gerber输出后用CAM350或者免费的Gerber查看器预览一遍，确认每一层都正确。
• 贴片文件输出后，用Excel打开，检查位号有没有重复、坐标有没有负数、角度有没有超过360度。

9. 我个人在实际项目中的几点体会

画板子这件事，工具只是手段，核心是对电路的理解和对制造工艺的尊重。Cadence这套工具链给了你足够多的控制手段，但用不用得好，取决于你愿不愿意在前期花时间把规则定好、把库管好、把仿真跑完。我见过太多人急着布线，结果投板回来发现阻抗不对、等长没做、电源压降太大，返工的时间比前期准备的时间多好几倍。

OrCAD X、Allegro X、Sigrity X这三个工具，我建议初学者的学习顺序是：先用OrCAD X把原理图到网表的流程走通，再用Allegro X画一块简单的两层板，熟悉封装、板框、布线、出Gerber的完整流程，最后再学Sigrity X做仿真。不要一上来就啃Allegro X的高级功能，容易劝退。

最后分享一个小技巧：Allegro X的“Script”功能可以录制你的操作，比如层叠设置、约束规则导入、Gerber输出配置，录一次存成脚本，下次直接运行，省去重复劳动。我每个项目都会存一套脚本，新项目直接跑，效率提升很明显。