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1. 从一颗芯片的启动说起：RISC-V在AI时代到底卡在哪

我第一次认真接触RISC-V，是在做一个边缘推理盒子的项目。当时选型逻辑很简单：ARM的授权费太贵，x86的功耗压不下来，而RISC-V看起来是个"免费又开放"的选项。结果真正上手之后才发现，开放不等于好用，免费不等于省事。从工具链到操作系统适配，从算子库到调试手段，每一步都在提醒我：这是一条正在修的路，而不是一条已经铺好的高速公路。

这两年AI把整个芯片行业搅得天翻地覆，RISC-V的讨论热度也跟着水涨船高。但热度归热度，真正落地的时候，大家关心的还是那几个老问题：能不能跑得动大模型？工具链成熟度够不够？生态碎片化怎么解决？我在这篇文章里想聊的，不是那种"RISC-V前景广阔"的泛泛之谈，而是从一个实际做底层开发的人的角度，把RISC-V在AI浪潮里的真实处境、技术突破口和进阶路径拆开来讲。

如果你是在做SoC选型、编译器后端开发、AI加速器设计，或者只是对RISC-V感兴趣想了解它到底能不能用在AI场景里，这篇内容应该能给你一些参考。我会尽量把每个技术点讲透，包括ISA扩展的设计逻辑、LLVM后端的适配细节、SoC启动流程里容易踩的坑，以及AI算子怎么在RISC-V上做映射。不堆概念，讲实操。

2. RISC-V的ISA扩展机制：AI场景下的真正杀手锏

2.1 为什么RISC-V的模块化设计在AI时代突然变得重要

RISC-V最核心的设计哲学就是模块化。它不像ARM那样给你一个固定的指令集架构，而是把基础指令集（RV32I/RV64I）做得很小，然后通过扩展来增加功能。这个设计在嵌入式时代看起来只是个"灵活"的卖点，但到了AI时代，它变成了一个战略级的优势。

原因很简单：AI工作负载的指令需求跟通用计算完全不同。矩阵乘法、卷积、激活函数、量化操作，这些在传统ISA里要么用多条指令拼出来，要么靠协处理器。而RISC-V允许你直接定义自定义扩展指令，把AI算子的核心操作做成一条指令。比如一个8位量化的矩阵乘累加，在标准RISC-V上可能需要几十条指令，但通过自定义扩展可以压缩到几条。

我实测过一个案例：在一个RV64GC的核上跑INT8的卷积，用标准指令集和用自定义SIMD扩展，性能差距大概在4到6倍。这个差距在边缘设备上就是能不能实时推理的分界线。

2.2 向量扩展与矩阵扩展：两条路线的取舍

目前RISC-V在AI加速方面主要有两条技术路线：RVV（RISC-V Vector Extension）和RVM（RISC-V Matrix Extension）。这两个扩展的定位不同，适用的场景也不一样。

RVV走的是向量化路线，思路跟ARM的SVE类似，用可变长度的向量寄存器来处理数据并行。它的优势是通用性强，不光能做AI，还能做科学计算、信号处理。但缺点是对于矩阵乘法这种规则性极强的操作，向量化的效率不如专门的矩阵单元。

RVM则是直接针对矩阵运算设计的，指令粒度更粗，更适合深度学习里的GEMM（通用矩阵乘法）操作。但它的标准化进程比RVV慢，目前的工具链支持也不如RVV成熟。

我的建议是：如果你现在就要做产品，RVV是更稳妥的选择，工具链和编译器支持相对完善。如果你在做前瞻性的架构设计，可以同时关注RVM的进展，但不要把它作为当前项目的唯一依赖。

2.3 自定义扩展的工程实践：从指令定义到编译器适配

定义一个自定义AI扩展指令，不是写个Verilog就完事了。完整的链路包括：指令编码定义、编译器内建函数（intrinsic）实现、汇编器支持、仿真验证、以及最终的硬件实现。这条链路上每一步都有坑。

我拿一个实际做过的例子来说：我们定义了一条用于INT8点积的指令，叫vdot8。指令编码选了custom-0的opcode空间。硬件侧用Chisel写了个简单的脉动阵列来执行。但问题出在编译器侧：LLVM的RISC-V后端要支持这条指令，需要改TableGen的描述文件、加intrinsic定义、写指令选择模式。光是让编译器正确生成这条指令，就花了将近两周。

注意：自定义扩展的opcode空间是有限的，custom-0到custom-3总共只有四个主opcode。如果你的扩展指令超过这个范围，就需要考虑用funct3/funct7字段来区分，或者申请新的opcode空间。这个规划要在项目初期就做好，后期改代价很大。

3. LLVM后端适配：RISC-V工具链里最磨人的环节

3.1 为什么LLVM对RISC-V这么关键

在AI场景下，编译器的角色比传统嵌入式开发重要得多。因为AI模型最终要变成指令流，而这个转换过程的质量直接决定了推理性能。LLVM作为目前最主流的编译器框架，它对RISC-V的支持程度，基本上决定了RISC-V在AI领域的可用性。

GCC虽然也支持RISC-V，但在AI相关的优化上，LLVM的生态更活跃。特别是涉及到向量化、循环展开、算子融合这些优化时，LLVM的MLIR框架提供了更灵活的中间表示层。你可以把AI模型的计算图直接降到MLIR的dialect，然后逐步lower到RISC-V的机器码，中间可以做大量的定制优化。

3.2 从MLIR到RISC-V机器码：一条完整的lowering路径

我梳理一下从AI模型到RISC-V可执行代码的典型路径：

1. 模型导入层：把ONNX或PyTorch的模型转成MLIR的linalg dialect
2. 算子优化层：在linalg层面做算子融合、tiling、循环变换
3. 向量化层：把linalg降到vector dialect，利用RVV做数据并行
4. 指令选择层：从vector dialect降到RISC-V的机器指令
5. 寄存器分配与调度：LLVM后端完成
6. 代码生成：输出汇编或目标文件

这条路径里，第3步和第4步是最容易出问题的。向量化层需要编译器理解RVV的向量长度配置（vsetvli指令），而指令选择层需要正确处理RVV的mask寄存器和tail策略。我遇到过好几次编译器生成的向量代码性能还不如标量代码的情况，排查下来都是vsetvli的配置不合理导致的。

3.3 实测中常见的LLVM RISC-V后端问题

以下是我在实际项目中遇到过的几个典型问题，以及对应的排查思路：

问题一：向量化后性能反而下降。原因通常是编译器没有正确估算向量化的收益，在循环体太小的情况下强行向量化，导致vsetvli的开销超过了并行收益。解决办法是通过编译选项限制最小向量化循环体大小，或者在源码层面用pragma控制。

问题二：自定义指令没有被正确选中。这通常是TableGen的pattern写错了，或者指令的约束条件太严格。排查方法是先用llc的-debug-only=isel选项看指令选择过程，确认pattern是否匹配。

问题三：寄存器溢出严重。RVV的向量寄存器有32个，但每个寄存器的长度是可变的。如果编译器不知道实际的向量长度，可能会做出保守的分配决策。解决办法是在编译时指定-mrvv-vector-bits参数，告诉编译器硬件实际的向量长度。

提示：调试LLVM的RISC-V后端时，-debug-only=isel和-debug-only=regalloc是两个最常用的选项。前者看指令选择，后者看寄存器分配。配合-emit-asm可以看到每个阶段的输出。

4. SoC启动流程中的RISC-V特殊性：从复位向量到AI运行时

4.1 RISC-V SoC的启动链路与ARM的差异

做过ARM SoC启动的人转做RISC-V，最容易踩的坑就是启动流程的差异。ARM的启动流程有比较固定的范式：ROM code → BootROM → SPL → U-Boot → Kernel。RISC-V虽然大体类似，但细节上有很多不同。

首先是复位向量。RISC-V的复位向量地址是通过硬件引脚或者CSR寄存器配置的，不像ARM那样有固定的高地址或低地址映射。这意味着每个RISC-V SoC的启动地址可能都不一样，链接脚本（link.ld）需要根据具体的硬件设计来写。

其次是设备树。RISC-V的OpenSBI固件在启动时会传递设备树给下一级引导程序，但设备树的格式和内容跟ARM平台有差异。特别是中断控制器（PLIC）和定时器（CLINT）的节点定义，需要按照RISC-V的规范来写。

4.2 link.ld的编写要点与常见错误

链接脚本在RISC-V SoC启动里是个容易被忽视但极其关键的环节。我见过不少项目因为link.ld写错导致启动失败，排查起来又特别费劲。

一个典型的RISC-V link.ld需要定义以下几个段：

• .text.init：存放复位后的第一条指令，通常放在ROM的起始地址
• .text：代码段
• .rodata：只读数据
• .data：已初始化数据
• .bss：未初始化数据
• .stack：栈空间

常见的错误包括：没有正确设置栈指针的初始值、.bss段没有清零、中断向量表的对齐不正确。特别是.bss段清零，如果在启动代码里忘了这一步，全局变量会有随机值，导致各种诡异的问题。

/* 典型的RISC-V启动链接脚本片段 */ OUTPUT_ARCH(riscv) ENTRY(_start) MEMORY { ROM (rx) : ORIGIN = 0x80000000, LENGTH = 128K RAM (rwx) : ORIGIN = 0x80020000, LENGTH = 512K } SECTIONS { .text.init : { *(.text.init) } > ROM .text : { *(.text) *(.text.*) } > ROM .rodata : { *(.rodata) *(.rodata.*) } > ROM .data : { *(.data) *(.data.*) } > RAM .bss : { _bss_start = .; *(.bss) *(.bss.*) *(COMMON) _bss_end = .; } > RAM .stack : { . = ALIGN(16); _stack_top = .; . += 4K; } > RAM }

4.3 AI运行时在RISC-V SoC上的部署考量

当SoC启动起来之后，下一步就是部署AI运行时。这里的选择会直接影响整个系统的性能和开发效率。

目前主流的方案有几种：一是用TFLite Micro或ONNX Runtime的RISC-V后端，优点是生态成熟，缺点是性能优化空间有限；二是用TVM或MLIR自己编译模型，优点是可以做深度定制优化，缺点是需要投入大量工程资源；三是直接用厂商提供的推理框架，优点是省事，缺点是绑定特定硬件。

我的经验是：如果是原型验证阶段，用TFLite Micro最快。如果是产品化阶段，建议走TVM或MLIR的路线，虽然前期投入大，但后期的优化空间和可移植性都好得多。

5. AI算子在RISC-V上的映射策略：从卷积到Transformer

5.1 卷积算子的RISC-V实现：SIMD与脉动阵列的取舍

卷积是CNN的核心算子，也是AI加速里最成熟的部分。在RISC-V上实现卷积，主要有三种策略：

第一种是纯SIMD方案，用RVV的向量指令做数据并行。这种方案的好处是不需要额外的硬件，直接在通用核上就能跑。缺点是能效比一般，因为向量单元的执行效率受限于取指和译码带宽。

第二种是紧耦合的协处理器方案，在RISC-V核旁边挂一个卷积加速器，通过自定义指令来触发。这种方案的能效比最好，但硬件设计复杂度高，而且灵活性差，一旦模型结构变了可能就不适用了。

第三种是松耦合的加速器方案，通过DMA和中断来交互。这种方案灵活性最好，但通信开销大，适合大算力的场景。

我实测下来的感受是：对于边缘设备，第一种方案在1TOPS以下的算力需求下是够用的；超过这个算力，第二种或第三种方案更合适。

5.2 Transformer类模型的RISC-V适配难点

Transformer跟CNN不一样，它的核心是矩阵乘法和注意力机制。这两个操作对内存带宽的要求极高，对计算单元的要求反而没那么苛刻。在RISC-V上跑Transformer，最大的瓶颈往往不是算力，而是内存访问。

具体来说，注意力机制里的QKV计算和softmax操作，需要频繁地在内存和计算单元之间搬运数据。如果RISC-V SoC的缓存层次设计不合理，或者DMA带宽不够，性能会严重受限。

我的建议是：在SoC设计阶段就要考虑Transformer的内存访问模式，适当增大L2缓存，优化DMA的调度策略。在软件层面，可以通过算子融合来减少中间结果的写回，比如把QK^T和softmax融合成一个kernel。

5.3 量化与稀疏化：在RISC-V上榨取每一滴性能

量化和稀疏化是AI推理优化的两个核心手段，在RISC-V上尤其重要，因为RISC-V的计算资源通常比ARM或x86更有限。

量化方面，INT8是目前最成熟的选择。RISC-V的自定义扩展可以很好地支持INT8的矩阵乘累加，比如前面提到的vdot8指令。更激进的方案是INT4甚至二值化，但这需要硬件层面的支持，而且精度损失需要仔细评估。

稀疏化方面，结构化稀疏（比如2:4稀疏）比非结构化稀疏更适合RISC-V，因为结构化稀疏可以用规则的硬件结构来加速，而不需要复杂的索引逻辑。我在一个项目里用2:4稀疏把矩阵乘法的性能提升了将近一倍，精度损失控制在1%以内。

6. 生态碎片化：RISC-V在AI落地中最大的隐性成本

6.1 工具链碎片化的真实代价

RISC-V的开放性是双刃剑。好处是谁都可以做，坏处是谁做的都不一样。工具链的碎片化是我在实际项目里感受最深的问题。

同样是RISC-V的GCC工具链，SiFive的版本和芯来科技的版本在编译选项、内建函数、甚至ABI上都有差异。LLVM的情况稍好一些，但不同厂商的RISC-V后端也可能有不同的patch。这意味着你的代码在一个平台上编译通过，换一个平台可能就报错。

更麻烦的是调试工具。OpenOCD对RISC-V的支持虽然在改善，但不同厂商的JTAG调试器兼容性参差不齐。我遇到过好几次调试器连不上目标板的情况，最后发现是OpenOCD的配置文件跟厂商的调试器不匹配。

6.2 操作系统与中间件的适配现状

Linux内核对RISC-V的支持已经相当不错了，主线内核里RISC-V的代码质量在持续提升。但问题在于，很多厂商的SoC用的是自己维护的内核分支，跟主线的差异可能很大。这就导致你在主线内核上验证过的驱动，到了厂商的内核上可能跑不起来。

中间件层面，AI相关的库对RISC-V的支持还比较有限。比如OpenBLAS虽然有RISC-V的移植，但性能优化程度远不如x86和ARM。Eigen的情况类似，基本的矩阵运算能用，但SIMD优化不完整。

6.3 如何在不完美的生态里做工程决策

面对碎片化的生态，我的策略是：尽量往上游靠，减少对厂商特定分支的依赖。具体来说：

• 工具链优先选LLVM主线，厂商的patch尽量往上合并
• 内核驱动尽量用主线版本，厂商的修改做成独立的patch
• AI运行时优先选有活跃社区维护的项目，比如TVM和ONNX Runtime
• 调试工具统一用OpenOCD，调试器选兼容性好的型号

这样做的前期成本会高一些，但长期来看，维护成本和迁移成本会低很多。

7. 从指令集到应用：RISC-V在AI场景的进阶路线图

7.1 短期可落地的方向：边缘推理与领域专用加速

短期内，RISC-V在AI领域最现实的落地场景是边缘推理。原因有三：一是边缘设备的算力需求相对可控，RISC-V的性能够用；二是边缘设备对成本和功耗敏感，RISC-V的开放性可以降低授权成本；三是边缘场景的AI模型相对固定，可以针对特定模型做深度优化。

领域专用加速是另一个值得关注的方向。比如在音频处理、图像预处理、传感器融合这些场景，可以用RISC-V核加上专用的加速单元，做出性价比很高的方案。

7.2 中期需要突破的瓶颈：软件栈与人才储备

中期来看，RISC-V在AI领域最大的瓶颈不是硬件，而是软件栈和人才。软件栈的问题前面已经讲了很多，这里重点说人才。

懂RISC-V的底层开发人员本来就少，既懂RISC-V又懂AI的更少。这导致很多团队在做RISC-V AI项目时，要么是AI的人不懂底层，要么是底层的人不懂AI，沟通成本极高。我的建议是：团队里至少要有一两个能打通从模型到指令流的全栈工程师，否则项目很容易在中间层卡住。

7.3 长期演进的关键变量：标准化与生态整合

长期来看，RISC-V在AI领域的成败取决于两个变量：标准化和生态整合。

标准化方面，RVV和RVM的推进速度很关键。如果标准迟迟不能统一，各厂商各自为政，生态碎片化的问题会越来越严重。生态整合方面，需要出现类似ARM的CMSIS或x86的oneAPI这样的统一软件框架，让开发者不用关心底层硬件的差异。

我个人判断，未来三到五年是RISC-V在AI领域的关键窗口期。如果这段时间内能形成相对统一的软件生态，RISC-V在边缘AI市场的份额会有显著增长。如果生态继续碎片化，那RISC-V可能就停留在嵌入式控制领域，很难往AI计算的核心场景渗透。

8. 一些实操中的经验碎片

做RISC-V AI项目这几年，踩过的坑不少，有些是技术问题，有些是工程管理问题。这里零散地分享几条，不一定系统，但都是真实经验。

第一条：不要低估仿真验证的时间。RISC-V的自定义扩展在硬件实现之前，一定要做充分的指令级仿真。我见过太多项目因为仿真不充分，流片之后才发现指令行为不符合预期。

第二条：编译器版本要锁定。LLVM的RISC-V后端在快速演进，不同版本的行为可能有差异。项目开始时就锁定一个版本，不要随意升级，否则可能引入难以排查的回归问题。

第三条：性能分析工具要提前准备。RISC-V的性能分析工具链不如ARM成熟，很多在ARM上习以为常的分析手段在RISC-V上需要自己搭建。建议在项目初期就投入时间搭建性能分析环境，不要等到性能出问题了才开始找工具。

第四条：跟社区保持同步。RISC-V的生态变化很快，很多问题可能别人已经遇到并解决了。定期关注LLVM的RISC-V邮件列表、RISC-V国际基金会的技术工作组进展，能帮你少走很多弯路。

第五条：硬件和软件团队要早期介入。RISC-V的自定义扩展需要软硬件协同设计，如果硬件团队定义指令的时候没有考虑编译器的实现难度，后期软件团队会很痛苦。反过来，如果软件团队提的需求硬件团队不理解，也可能做出不切实际的指令设计。