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1. 为什么CIC与FIR的IP核配置总在仿真阶段翻车

做数字信号处理的朋友大概率都经历过这种场景：辛辛苦苦把CIC滤波器或者FIR滤波器的IP核在Vivado里配好了，综合也过了，结果一跑仿真，输出全是零，或者波形完全不对，又或者仿真速度慢到让人想砸键盘。更让人抓狂的是，明明参数看起来没问题，但结果就是和MATLAB对不上。

这个问题的根源在于，Vivado中CIC和FIR这两个IP核的配置参数之间存在强耦合关系。它们不像一个简单的加法器那样，输入输出关系一目了然。CIC滤波器的抽取/插值倍率、差分延迟、级数、寄存器位宽，FIR滤波器的系数位宽、数据位宽、抽头数、采样频率，这些参数之间互相制约，任何一个配错，仿真结果就会出问题。

我前后做过十几个涉及多速率信号处理的项目，从简单的音频采样率转换到复杂的雷达信号链，CIC和FIR这两个IP核几乎每次都会用到。踩过的坑包括但不限于：CIC输出位宽溢出导致数据截断、FIR系数没有正确量化导致频响偏移、仿真时没有正确配置时钟导致时序违例、IP核的Latency参数和外部逻辑不匹配导致数据错位。这些问题在综合阶段往往不会报错，只有到了仿真甚至上板阶段才会暴露出来。

这篇文章适合所有正在使用或者准备使用Vivado中CIC和FIR IP核的FPGA开发者，无论你是刚接触FPGA信号处理的新手，还是已经做过几个项目但总在仿真阶段卡壳的老手，都能从中找到可以直接复用的配置方法和排查思路。我会把每个关键参数的来龙去脉讲清楚，告诉你为什么这么配，不这么配会出什么问题，以及怎么在仿真阶段就快速定位问题。

2. 内容整体设计与思路拆解

2.1 为什么选择CIC加FIR的级联架构

在多速率信号处理系统中，采样率转换是最基础也最核心的操作。比如一个通信接收机，ADC采样率可能是100MHz，但后端解调只需要10MHz甚至更低，这就需要一个抽取滤波器来完成降采样。反过来，发射链路可能需要把基带信号的采样率从10MHz升到100MHz以上，这就需要插值滤波器。

CIC滤波器之所以成为多速率处理的首选，是因为它不需要乘法器。它的结构本质上就是积分器、抽取/插值、梳状滤波器的组合，全部用加减法和寄存器就能实现。在FPGA里，乘法器资源（DSP48）是宝贵资源，CIC不用乘法器这个特性让它在高抽取率场景下非常划算。但CIC有个致命缺点：它的通带不平坦，存在明显的幅度衰减，而且阻带衰减也不够。所以工程上几乎不会单独使用CIC，而是用CIC做粗抽取或粗插值，再用FIR做补偿和整形。

FIR滤波器则负责精细的频率响应整形。它可以做到线性相位，通带可以做得很平坦，阻带衰减可以做到很高。但FIR需要乘法器，抽头数越多，消耗的DSP资源越多。所以典型的架构是：CIC先做大的采样率变换，FIR再做小的变换和频率响应补偿。这个架构在Vivado里对应的就是CIC Compiler IP核和FIR Compiler IP核。

2.2 仿真阶段的核心关注点

仿真阶段和上板阶段关注的点不一样。上板阶段你关心的是时序收敛、资源占用、功耗。仿真阶段你关心的是功能正确性：数据对不对、时序关系对不对、位宽有没有溢出、Latency对不对。

很多人在仿真阶段翻车，是因为他们把IP核当成一个黑盒子，只关心输入输出，不关心中间过程。但CIC和FIR IP核的内部状态机、寄存器流水线、位增长机制，都会影响仿真结果。比如CIC的积分器在抽取之前是一直在累加的，如果你不在仿真时观察积分器的输出，你就不知道它有没有溢出。FIR的系数加载需要时间，如果你在系数还没加载完就开始送数据，输出肯定是错的。

所以我的思路是：把仿真阶段当成一个白盒测试的过程，不仅要看最终输出，还要看中间节点的数据。Vivado的IP核在仿真时会生成一个行为级模型，这个模型是可以被探测的。你可以通过层次化路径访问IP核内部的信号，观察积分器输出、梳状滤波器输出、系数RAM内容等。这些信息对于定位问题至关重要。

2.3 参数配置的整体策略

配置CIC和FIR IP核，我的策略是“先算后配，先仿后综”。先用MATLAB或者Python把滤波器的频率响应、位增长、Latency算清楚，然后再去Vivado里配置IP核。配置完之后先跑行为仿真，确认功能正确，再去综合。

具体来说，CIC滤波器需要先确定几个核心参数：抽取/插值倍率R、差分延迟M、级数N。这三个参数决定了CIC的频率响应。然后根据输入数据位宽和R、M、N计算输出位宽。FIR滤波器需要先确定采样频率、通带截止频率、阻带截止频率、通带纹波、阻带衰减，然后用MATLAB的fdatool或者Python的scipy.signal设计系数，再量化成定点数。

这个流程看起来简单，但每一步都有坑。比如CIC的位增长公式是Bout = Bin + Nlog2(RM)，这个公式算出来的是最大位增长，实际使用时可以适当截位，但截位不当会导致信噪比下降。FIR的系数量化位宽选择也很讲究，位宽太窄会导致频响偏移，位宽太宽会浪费资源。

3. 核心细节解析与实操要点

3.1 CIC滤波器IP核的四个关键参数

CIC Compiler IP核的配置界面里，参数看起来不多，但每一个都影响巨大。我逐个拆解。

第一个参数：抽取/插值倍率（Rate）。这个参数决定了采样率变换的倍数。比如你输入采样率是100MHz，想要输出10MHz，那抽取倍率就是10。这个参数的范围通常是2到8192。选择这个参数的时候要注意，倍率越大，CIC的通带衰减越严重。比如R=10的时候，通带边缘可能衰减3dB，R=100的时候可能衰减20dB。所以如果倍率很大，通常需要多级CIC级联，或者后面用FIR做更强的补偿。

第二个参数：差分延迟（Differential Delay）。这个参数通常取1或者2。取1的时候，CIC的频率响应在通带内更平坦，但阻带衰减稍差。取2的时候，阻带衰减更好，但通带衰减更严重。大多数应用取1。这个参数对资源消耗影响不大，但对频率响应影响明显。我一般先用1，如果阻带衰减不够再考虑改成2。

第三个参数：级数（Number of Stages）。这个参数决定了CIC的阶数。级数越多，阻带衰减越好，但通带衰减也越严重，同时资源消耗线性增加。通常取3到5级。比如R=10的时候，3级CIC的阻带衰减大概在30dB左右，5级可以到50dB。但5级的通带衰减也会从3dB增加到8dB左右。所以级数的选择要在阻带衰减和通带衰减之间权衡。

第四个参数：寄存器位宽（Register Width）。这个参数决定了CIC内部积分器和梳状滤波器的位宽。IP核会根据输入位宽和R、M、N自动计算一个最小位宽，但你可以手动增加。增加位宽可以防止溢出，但会增加资源消耗。我的经验是，在仿真阶段先把位宽设大一点，确认功能正确后再逐步减小到刚好不溢出的程度。

注意：CIC的位增长公式是Bout = Bin + Nlog2(RM)。这个公式算出来的是理论最大位增长。实际使用时，如果输入信号是满量程的正弦波，输出确实会达到这个位宽。但如果输入信号幅度较小，实际位增长会小一些。所以仿真时要用满量程信号测试。

3.2 FIR滤波器IP核的三个关键参数

FIR Compiler IP核的配置参数比CIC多得多，但核心的就三个：系数位宽、数据位宽、抽头数。

系数位宽（Coefficient Width）。这个参数决定了滤波器系数的量化精度。系数位宽越宽，频响越接近理想，但乘法器资源消耗越大。通常取12到18位。我一般先用MATLAB设计浮点系数，然后量化成16位定点数，再看频响是否满足要求。如果阻带衰减不够，可以增加到18位。但要注意，系数位宽增加会导致乘法器位宽增加，进而导致输出位宽增加。

数据位宽（Data Width）。这个参数决定了输入数据的位宽。通常和ADC位宽或者前级模块输出位宽一致。比如ADC是14位，那数据位宽就取14。但要注意，FIR的内部累加器位宽会比数据位宽大很多，这是为了防止累加溢出。IP核会自动计算累加器位宽，你也可以手动调整。

抽头数（Number of Coefficients）。这个参数决定了滤波器的阶数。抽头数越多，过渡带越窄，阻带衰减越好，但资源消耗线性增加。比如一个64抽头的FIR，在7系列FPGA上大概消耗64个DSP48。如果抽头数超过DSP资源，IP核会自动用逻辑资源实现，但速度会下降。所以抽头数的选择要在性能和资源之间权衡。

除了这三个核心参数，还有几个参数也需要注意。采样频率（Sample Rate）要和实际系统一致，否则IP核内部的时序计算会出错。时钟频率（Clock Frequency）决定了IP核能跑多快，如果时钟频率设得比实际高，综合时会出现时序违例。Latency参数决定了输出相对于输入的延迟，这个参数要和外部逻辑匹配，否则数据会错位。

3.3 参数之间的耦合关系与计算过程

CIC和FIR的参数不是孤立的，它们之间存在耦合。最典型的是位宽耦合。CIC的输出位宽决定了FIR的输入位宽。如果CIC输出位宽是24位，FIR输入位宽也要设成24位，否则数据会被截断。

另一个耦合是采样率耦合。CIC的输出采样率是输入采样率除以抽取倍率。这个采样率必须和FIR的采样频率一致。比如CIC输入100MHz，抽取倍率10，输出10MHz。那FIR的采样频率就要设成10MHz。如果设错了，FIR的系数会按照错误的采样率计算，频响就会偏移。

还有一个耦合是Latency耦合。CIC和FIR都有Latency，级联之后总Latency是两者之和。如果外部逻辑没有考虑这个Latency，数据就会错位。比如CIC的Latency是10个时钟，FIR的Latency是20个时钟，总Latency是30个时钟。如果你在第10个时钟就去读FIR的输出，读到的就是无效数据。

计算过程我一般用Python脚本完成。先根据系统需求确定CIC的R、M、N，计算位增长和频率响应。然后根据CIC的输出采样率和频率响应，设计FIR的系数。最后把系数和参数填入Vivado的IP核配置界面。这个过程我写了一个脚本，每次做新项目只需要改几个参数就能生成配置。

import numpy as np from scipy import signal # CIC参数 R = 10 # 抽取倍率 M = 1 # 差分延迟 N = 4 # 级数 Bin = 14 # 输入位宽 # 计算CIC输出位宽 Bout = Bin + N * np.log2(R * M) print(f"CIC输出位宽: {int(np.ceil(Bout))}") # 设计FIR补偿滤波器 fs = 100e6 / R # CIC输出采样率 fpass = 0.4 * fs / 2 fstop = 0.6 * fs / 2 numtaps = 64 coeff = signal.firwin(numtaps, fpass, fs=fs, pass_zero=True) coeff_q = np.round(coeff * (2**15)).astype(int) print(f"FIR系数: {coeff_q[:8]}...")

这段代码先算CIC的输出位宽，然后设计一个64抽头的FIR低通滤波器，截止频率设在CIC输出采样率的0.4倍处。系数被量化成16位定点数。实际使用时，还需要根据CIC的频率响应做补偿，让级联后的总响应在通带内平坦。

4. 实操过程与核心环节实现

4.1 CIC IP核的完整配置流程

打开Vivado，在IP Catalog里搜索CIC，找到CIC Compiler。双击打开配置界面。第一个页面是Filter Specification，这里要填三个核心参数：Filter Type选Decimation或者Interpolation，Rate填抽取或插值倍率，Differential Delay填1或者2，Number of Stages填3到5。

填完这些参数后，界面下方会显示频率响应预览。你可以看到通带衰减和阻带衰减。如果通带衰减太大，可以减小级数或者减小倍率。如果阻带衰减不够，可以增加级数或者把差分延迟改成2。

第二个页面是Implementation Details。这里要填输入位宽、输出位宽、寄存器位宽。输入位宽和你的数据源一致。输出位宽可以选Auto，让IP核自动计算，也可以手动指定。我一般先选Auto，仿真确认功能后再手动调整。寄存器位宽也选Auto，但要注意Auto算出来的位宽可能刚好不溢出，仿真时要用满量程信号测试。

第三个页面是Interface。这里要选时钟频率、采样频率、Latency。时钟频率填你实际系统的时钟频率，比如100MHz。采样频率填输入数据的采样率，比如100MHz。Latency选Auto或者手动指定。如果选Auto，IP核会根据配置自动计算。

配置完成后点OK，IP核会生成。然后在Block Design里例化这个IP核，连接时钟、复位、数据输入输出。注意CIC的输入输出都有valid信号，要正确连接。

4.2 FIR IP核的完整配置流程

FIR Compiler的配置界面比CIC复杂。第一个页面是Filter Coefficients。这里要选系数来源，可以选Vector，直接填系数；也可以选COE File，从文件加载。我一般用MATLAB生成COE文件，然后在这里加载。

系数加载后，界面会显示频率响应。你可以看到通带纹波和阻带衰减。如果阻带衰减不够，可以增加抽头数或者增加系数位宽。如果通带纹波太大，可以调整系数设计时的窗函数。

第二个页面是Filter Specification。这里要填采样频率、时钟频率、数据位宽、系数位宽。采样频率要和CIC的输出采样率一致。时钟频率填系统时钟。数据位宽和CIC的输出位宽一致。系数位宽填你量化系数时用的位宽。

第三个页面是Implementation。这里要选滤波器结构，可以选Systolic Multiply Accumulate、Transposed Multiply Accumulate等。我一般选Systolic MAC，因为它的时序性能好。还要选DSP48的用法，可以选Auto，让IP核自动决定用多少个DSP48。

第四个页面是Interface。这里要选Latency、数据格式等。Latency选Auto。数据格式选Signed，因为ADC数据通常是有符号数。

配置完成后点OK，IP核会生成。在Block Design里例化，连接时钟、复位、数据输入输出。注意FIR的输入输出也有valid信号，而且FIR的系数加载需要时间，在系数加载完成之前不要送数据。

4.3 仿真环境的搭建与关键信号探测

仿真环境我一般用Vivado自带的Simulator。先写一个Testbench，产生时钟、复位、数据激励。数据激励我一般用正弦波或者扫频信号，这样可以观察频率响应。

Testbench的关键是正确连接IP核的端口，并且给足够长的仿真时间。CIC和FIR都有Latency，仿真时间要覆盖Latency加上数据长度。比如Latency是100个时钟，数据长度是1000个时钟，那仿真时间至少要1100个时钟。

仿真跑起来之后，在Wave窗口里添加关键信号。除了输入输出，还要添加IP核内部的信号。比如CIC的积分器输出、梳状滤波器输出，FIR的系数RAM内容、累加器输出。这些信号可以通过层次化路径访问。比如CIC的积分器输出路径可能是/tb/dut/cic_inst/integrator_out。

观察这些信号的时候要注意几点。第一，积分器输出在抽取之前是一直累加的，所以它的值会越来越大，直到抽取时刻才被采样。如果积分器溢出，输出就会翻转，导致结果错误。第二，梳状滤波器的输出是差分信号，它的值可能为负，所以要用有符号数观察。第三，FIR的系数RAM在加载完成后应该和你的系数一致，如果不一致说明加载过程有问题。

4.4 仿真结果与MATLAB的对比验证

仿真跑完之后，把输出数据导出到文件，然后在MATLAB里做FFT，看频率响应。和MATLAB设计的理想响应对比，看是否一致。

对比的时候要注意几点。第一，仿真输出的数据是定点数，MATLAB里要转换成浮点数再算FFT。第二，仿真输出的数据有Latency，要和输入对齐后再算FFT。第三，仿真输出的数据可能有截位，截位会引入量化噪声，所以FFT的底噪会比理想情况高。

如果频率响应和MATLAB对不上，先检查系数是否正确加载。然后检查位宽是否溢出。最后检查Latency是否对齐。这三个问题是最常见的。

我一般会做一个自动对比脚本，把仿真输出和MATLAB输出画在同一张图上，这样一眼就能看出差异。如果差异在可接受范围内，就说明配置正确。如果差异很大，就要回去检查参数。

5. 常见问题与排查技巧实录

5.1 仿真输出全为零的排查思路

仿真输出全为零是最常见的问题。原因可能有几个。第一，复位没有正确释放。CIC和FIR的IP核都有复位端口，如果复位一直有效，IP核就不工作。检查Testbench里复位信号的时序，确保复位在几个时钟后释放。

第二，时钟没有正确连接。IP核需要时钟才能工作，如果时钟没有连接或者时钟频率不对，IP核就不输出。检查Block Design里时钟的连接，确保时钟从时钟源正确连接到IP核。

第三，数据没有正确输入。IP核的输入有valid信号，如果valid一直为低，IP核就不接收数据。检查Testbench里valid信号的时序，确保在送数据的时候valid为高。

第四，系数没有正确加载。FIR的系数加载需要时间，如果系数还没加载完就送数据，输出就是零。检查系数加载完成信号，确保在加载完成后再送数据。

5.2 输出波形畸变的排查思路

输出波形畸变是另一个常见问题。原因可能有几个。第一，位宽溢出。CIC的积分器或者FIR的累加器溢出会导致输出翻转。检查内部信号的位宽，确保没有溢出。如果溢出，增加寄存器位宽或者累加器位宽。

第二，系数量化误差太大。FIR的系数如果量化位宽太窄，频响会偏移，导致输出波形畸变。增加系数位宽，或者重新设计系数。

第三，Latency不匹配。如果外部逻辑没有考虑IP核的Latency，数据会错位，导致输出波形畸变。检查Latency参数，确保外部逻辑和IP核的Latency一致。

第四，采样率不匹配。如果CIC的输出采样率和FIR的采样频率不一致，FIR的系数会按照错误的采样率计算，频响偏移。检查采样率参数，确保一致。

5.3 仿真速度太慢的优化技巧

Vivado的仿真速度是出了名的慢。如果仿真时间太长，可以尝试几个优化技巧。第一，减少仿真时间。只仿真必要的数据长度，不要仿真太多无用数据。第二，减少探测信号。探测信号越多，仿真越慢。只探测关键信号。第三，使用行为级仿真而不是时序仿真。行为级仿真不包含时序信息，速度快很多。第四，使用Vivado的仿真加速选项，比如-mt开启多线程。

如果还是太慢，可以考虑用第三方仿真器，比如ModelSim或者VCS。这些仿真器的速度比Vivado自带的快很多。但要注意，第三方仿真器需要编译Xilinx的仿真库，这个过程比较耗时。

5.4 常见问题速查表

提示：这个速查表是我在实际项目中总结的，覆盖了90%以上的常见问题。遇到问题先查表，大部分情况都能快速定位。

5.5 独家避坑经验分享

第一个经验：CIC的位增长公式是理论最大值，实际使用时可以适当截位。但截位要在仿真阶段验证，确保信噪比满足要求。我一般先不截位，仿真确认功能后再逐步截位，每次截1位，看信噪比下降多少，直到找到最佳截位点。

第二个经验：FIR的系数加载时间取决于抽头数和时钟频率。抽头数越多，加载时间越长。如果系统对Latency敏感，可以考虑用多个FIR并联，或者用系数预加载的方式减少加载时间。

第三个经验：仿真时用满量程信号测试。很多人在仿真时用幅度很小的信号，这样即使位宽溢出也看不出来。用满量程信号测试，可以确保位宽足够。

第四个经验：CIC和FIR级联时，总Latency是两者之和。如果系统对Latency敏感，可以考虑用CIC的Latency补偿模式，或者用FIR的零Latency模式。但零Latency模式会消耗更多资源。

第五个经验：仿真输出和MATLAB对比时，要注意定点数的量化误差。仿真输出的数据是定点数，MATLAB里要转换成浮点数再算FFT。转换的时候要注意符号位和小数点位置。

6. 工具选型与版本差异解析

6.1 Vivado版本对IP核配置的影响

Vivado的版本更新很频繁，不同版本的IP核配置界面和参数可能不一样。比如Vivado 2018.3的CIC Compiler和Vivado 2022.2的CIC Compiler，界面布局就有差异。参数名称也可能不一样，比如有的版本叫Rate，有的版本叫Decimation Rate。

我建议用Vivado 2020.2或者更新的版本，因为这些版本的IP核更稳定，bug更少。如果用的是老版本，遇到问题可以先查Xilinx的Answer Record，看看是不是已知bug。

另外，不同版本的IP核生成的仿真模型可能不一样。比如老版本的CIC仿真模型可能没有暴露内部信号，新版本的可能暴露了。如果需要在仿真时探测内部信号，要用新版本。

6.2 MATLAB与Python在系数设计中的选择

设计FIR系数，MATLAB和Python都可以。MATLAB的fdatool功能强大，界面友好，适合初学者。Python的scipy.signal功能也很全，而且免费，适合习惯用Python的开发者。

我一般用Python，因为可以写脚本自动化。比如我写了一个脚本，输入通带截止频率、阻带截止频率、通带纹波、阻带衰减，自动生成系数并量化成COE文件。这样每次做新项目只需要改几个参数，不用手动操作。

MATLAB的优势是fdatool可以实时显示频率响应，调整参数很方便。如果你不熟悉Python，用MATLAB也完全可以。关键是系数设计完之后要量化成定点数，这个步骤MATLAB和Python都有现成的函数。

6.3 仿真工具的选择与配置

Vivado自带的Simulator适合小型仿真，配置简单，不需要额外安装。但速度慢，适合功能验证。如果仿真规模大，或者需要更快的速度，可以用ModelSim或者VCS。

ModelSim的配置需要编译Xilinx的仿真库。这个过程比较耗时，但一次配置好之后就可以一直用。编译仿真库的命令是compile_simlib，在Vivado的Tcl Console里运行。编译完成后，在Vivado里设置仿真工具为ModelSim，就可以用ModelSim跑仿真了。

VCS的配置更复杂，需要Linux环境，而且需要License。但VCS的速度最快，适合大型仿真。如果你在公司做项目，一般会有VCS的License，可以用VCS。

注意：用第三方仿真器时，要确保仿真库的版本和Vivado的版本一致。否则会出现编译错误或者仿真结果不一致。

7. 从仿真到上板的过渡要点

7.1 综合与实现阶段的注意事项

仿真通过之后，就可以综合和实现了。综合阶段要注意几点。第一，时序约束要正确。CIC和FIR的IP核有时钟频率要求，如果时序约束不对，综合时会出现时序违例。第二，资源约束要合理。如果DSP48资源不够，IP核会自动用逻辑资源实现，但速度会下降。第三，功耗约束要考虑。CIC和FIR的功耗和时钟频率、数据翻转率有关，如果功耗超标，可以降低时钟频率或者优化数据路径。

实现阶段要注意几点。第一，布局布线要合理。CIC和FIR的IP核应该放在靠近数据源和目的地的位置，减少布线延迟。第二，时钟树要平衡。如果时钟树不平衡，会导致时序违例。第三，IO约束要正确。如果IP核的输入输出连接到IO，要确保IO约束和实际硬件一致。

7.2 上板调试与仿真结果的对比

上板之后，用ILA或者VIO观察实际信号。和仿真结果对比，看是否一致。如果不一致，先检查时钟和复位。然后检查数据路径。最后检查IP核的配置。

上板调试的一个技巧是用VIO控制IP核的复位和系数加载，这样可以动态调整参数，不用重新综合。另一个技巧是用ILA抓取内部信号，观察积分器输出、累加器输出等，和仿真对比。

如果上板结果和仿真不一致，最常见的原因是时序问题。仿真时没有时序信息，上板时时序违例会导致数据错误。检查时序报告，确保没有违例。如果有违例，优化时序约束或者降低时钟频率。

7.3 性能优化与资源权衡

CIC和FIR的性能和资源是一对矛盾。CIC的级数越多，阻带衰减越好，但资源消耗越大。FIR的抽头数越多，过渡带越窄，但DSP48消耗越大。所以要在性能和资源之间权衡。

我的经验是，先用最小的资源配置，仿真看性能是否满足要求。如果不满足，逐步增加资源，直到满足要求。这样可以用最少的资源达到最好的性能。

另外，CIC和FIR的级联顺序也可以优化。如果CIC的抽取倍率很大，可以把CIC放在前面，减少后续FIR的采样率，从而减少FIR的抽头数。如果CIC的抽取倍率很小，可以把FIR放在前面，用FIR做抗混叠，再用CIC做抽取。

这个内容后续还可以这样扩展：把CIC和FIR的配置参数做成一个参数化脚本，输入系统需求，自动生成IP核配置和Testbench。这样每次做新项目只需要改几个参数，不用手动配置IP核。我目前正在做这个脚本，已经完成了CIC部分，FIR部分还在调试。等脚本完善了，配置IP核的时间可以从几个小时缩短到几分钟。