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我最近在给手头一套USB转I2C适配器做实际性能摸底，项目代号就用了一个特别直白的名字：《USB TO I2C (Excel) Scan ---- 100KHz总线速率测试_A》。说白了，就是给一根标称100kHz的I2C总线做体检：让它真正跑起来，用逻辑分析仪抓真实波形，再把所有扫描结果、时序参数整理进Excel归档。这篇文章就是这次测试的完整复盘，从环境搭建、扫描脚本、Excel落表，到实测数据的逐一核对，最后把测试中踩到的坑也一并交代清楚。如果你正在做板级调试、传感器驱动开发，或者只是想在淘宝上买根USB转I2C线却不知道它到底能不能满足100kHz的规格，这篇内容应该能帮你省掉不少重复试错的时间。

1. 为什么要较真"100kHz"：I2C标准速率背后的时序指标

1.1 100kHz不是随便定的：标准模式下的关键参数

很多人觉得I2C跑100kHz是很"低端"的事情，USB转I2C适配器商品页上都写着"支持100kHz/400kHz"，好像只要把软件里的速率选项一选，总线就会老老实实地按这个频率工作。实际完全不是这么回事。

I2C标准模式（Standard Mode）的上限确实是100kbps，但这是整个协议允许的最大值，不是"推荐工作点"。规范里真正的约束是一组时序参数：

注意，100kHz意味着一个完整周期是10µs，其中至少要留出4.7µs的低电平和4.0µs的高电平。也就是说，即便你已经把SCL频率控制在100kHz以内，只要高电平时间太短、上升沿太慢、数据建立时间不够，从设备照样会在某几个字节上莫名其妙地回NACK。我在之前的项目里遇到过ADS1115偶发读回全0的情况，最后定位就是tSU;DAT差了几十纳秒。慢速总线不等于"随便跑"，这是I2C最容易踩的认知误区。

1.2 标称速率和真实速率之间差的是什么

USB转I2C适配器的"标称速率"和总线上的"真实速率"之间，隔着好几层东西。

第一层是时钟分频。大多数适配器的I2C时钟由内部高频时钟分频产生，比如FT232H方案的MPSSE引擎内部是60MHz，想得到100kHz的SCL，分频系数未必能整除，最后落到引脚上的实际频率往往是96k、97k，或者104k左右。CH341系列的硬件I2C控制器也是一样，它虽然有独立的100kHz档位，但具体实现可能略有偏差。这本身不是大问题，只要不超过上限100kHz就合规，但如果你的设计严格依赖某个精确周期，就必须实测确认。

第二层是上升沿时间。SCL和SDA都是开漏结构，高电平全靠上拉电阻把总线拉起来。上拉阻值、总线电容、走线长度直接决定tR。很多时候逻辑分析仪抓到的SCL频率是99kHz，看起来一切正常，但展开波形一看，上升沿已经斜到1.2µs了，这时候某些对tR敏感的设备就会进入亚稳态。

第三层是实际吞吐量。总线上真实的数据传输速率远低于SCL频率：每个字节后面有ACK位，每笔事务有起始位、停止位，如果从设备还搞时钟延展，那有效吞吐进一步缩水。标称100kHz的总线，实际写一页EEPROM可能只有70kbps左右的等效速率。做测试时千万别把"总线速率"和"传输吞吐"混为一谈，这次测试我要测的是前者——引脚上SCL的真实行为。

2. 测试平台搭建：USB-I2C适配器、上拉电阻与抓取工具

2.1 选型思路：主控芯片和适配器方案

测试用哪款适配器，取决于你的真实使用场景。这次我搭的平台兼顾两种常见方案，方便对比：一个是基于FT232H的USB转I2C/SPI/UART小板，走MPSSE引擎，驱动装好以后系统里会出现一个虚拟串口，软件层面用vendor库直接操作引脚的I2C时序；另一个是CH341A的USB转I2C方案，这类板子便宜，很多工装和治具里都在用，它的I2C速度档位是100kHz/400kHz/750kHz三档，直接发命令字节就能配置。

无论哪种方案，都建议先确认驱动层面能正常枚举。装完驱动后别急着接总线，先在设备管理器里看有没有对应的USB设备，特别是FT232H这类，驱动版本对高版本Windows支持差异很大。之前同事遇到过板子插上没反应的case，最后是驱动被旧版覆盖导致的。USB转串口驱动和USB转I2C驱动别混着装，容易把设备识别成纯粹的UART。

接线方面我用的是一块AT24C02的EEPROM模块作为目标从设备，因为它对时序要求比较典型，而且NACK行为清晰，非常适合做扫描验证。适配器SCL、SDA分别接到模块对应引脚，GND共地，VCC统一用3.3V——这里不要出现适配器供电3.3V、目标板供电5V但是上拉电阻却在5V轨上的情况，电平不匹配很容易烧IO或者导致高电平识别异常。

2.2 上拉电阻选值与总线电容估算

I2C上拉电阻不是随便焊个10k就完事，它对上升时间的影响可以直接用RC模型估算。经验公式是：

tR ≈ 0.8473 × Rp × Cb

标准模式下要求tR ≤ 1000ns。假设你的板级电路总线电容Cb = 100pF，用4.7kΩ上拉，那么tR ≈ 0.8473 × 4700 × 100e-12 ≈ 0.398µs，距离1µs上限还有充裕余量。但如果像我这次测试这样，用了20cm长的杜邦线再接一个EEPROM模块，模块上可能还自带10k上拉（注意这时候是两只上拉并联），总线电容至少要按200pF往上估。4.7k上拉加200pF，tR ≈ 0.8473 × 4700 × 200e-12 ≈ 0.797µs，看起来还行；可一旦换成40cm线缆、再串个逻辑分析仪，电容轻松飙到400pF以上，tR就奔着1.6µs去了，直接超规格。

所以这次测试我特意准备了三组上拉电阻做对比：4.7kΩ、2.2kΩ、1kΩ。选下限的时候也要留神，I2C器件在低电平时要能吸收入足够的灌电流。按Vcc = 3.3V、VOL = 0.4V、IOL = 3mA来算，Rp最小值大概在(3.3 - 0.4) / 0.003 ≈ 967Ω，所以1kΩ已经是临界值，一般不建议再小。**上拉选的越大，上升沿越慢，抗干扰能力越弱；选得太小，则低电平可能拉不到0.4V以下。**这个矛盾在测100kHz总线时尤其值得较真。

2.3 逻辑分析仪的采样率与测量接线

测100kHz总线，采样率至少要有16MHz档位，否则一个10µs的SCL周期里只有160个采样点，虽然能看懂波形，但测上升沿就很不靠谱。我自己用的是24MHz采样率的8通道逻辑分析仪，配Saleae兼容软件，测频率和占空比完全够用；如果要精确测tR，建议还是上示波器，逻辑分析仪适合抓协议数据包，示波器适合看模拟波形，两者分工不同。

接线时要注意，逻辑分析仪的通道探头本身有输入电容，便宜的USB逻辑分析仪输入电容可能达到50pF甚至更高，直接夹在SCL上会改变总线电容，让上升沿看起来比实际更慢。一个补救措施是把探头夹在离上拉电阻近的一端，尽量减少探头引线形成的额外电容，同时接地探头尽量短。这次测试里，我先用逻辑分析仪做地址扫描和协议解析，再用示波器以1x探头复核关键波形参数。

3. 设备扫描流程与Excel落表：从裸数据到结构化结果

3.1 扫描脚本怎么写：地址扫描和寄存器验证

测试里的"Scan"包含两部分：先做7位设备地址扫描，把总线上挂着的从设备都找出来；再对找到的设备做寄存器读写验证，确认100kHz下数据通路完整。地址扫描的原理很简单，I2C上每一笔传输都带有7位从机地址加1位读写标志位，从设备匹配地址后会回ACK。扫描过程就是逐个发送地址，观察有没有ACK回应。

我建议直接用Python写扫描脚本，方便后面接Excel处理，也方便保存原始日志。核心逻辑长这样：

import time def scan_i2c_addresses(dev_write, start_addr=0x00, end_addr=0x7F): found = [] for addr in range(start_addr, end_addr + 1): try: # 尝试对该地址发起一次写传输，一般只发控制字节 dev_write.write_to(addr, [0x00], relax=True) found.append(addr) print(f"[ACK] 0x{addr:02X}") except Exception: print(f"[NAK] 0x{addr:02X}") time.sleep(0.02) return found

这里的relax=True是让适配器在写完后立即释放总线，避免一直占用。实际执行时每个地址之间最好留20ms以上的间隔，不是为了速率测试，而是让部分从设备有足够时间处理上一次传输。如果扫描太快，个别设备会还没反应过来就漏检，这是非常常见的"假NACK"原因。

扫描到设备之后，我再针对AT24C02做一次寄存器级验证：写一个字节到0x00地址，然后读回来对比。这个步骤看着简单，却是检验100kHz总线是否真的能稳定工作的关键，因为EEPROM的写入周期通常在5ms左右，如果SCL时序存在边缘问题，写完后读回的数据大概率对不上。

3.2 导出Excel的字段设计：别把原始日志直接扔进表格

扫描日志如果直接复制粘贴进Excel，后面分析就是灾难。我的做法是让Python脚本直接把结构化数据写入Excel文件，这样一轮测试跑完，表格和数据同步生成，省掉手工整理的环节。

字段设计上，我建议至少包含这几列：测试批次编号、扫描地址（hex）、ACK/NACK状态、SCL实测频率、tHIGH、tLOW、tR、备注。批量测试时再加一列"上拉电阻值"或者"线缆长度"，方便做变量对照。用openpyxl写文件时，可以对ACK和NACK做条件格式高亮，比如ACK是绿色、NACK是浅灰，这样一眼扫过去就能看出哪些地址有设备、哪些地址本来就应该空着。

from openpyxl import Workbook from openpyxl.styles import PatternFill wb = Workbook() ws = wb.active ws.title = "scan_100k_A" ws.append(["批次", "地址", "状态", "SCL频率Hz", "上升时间ns", "备注"]) green = PatternFill(start_color="C6EFCE", end_color="C6EFCE", fill_type="solid") gray = PatternFill(start_color="D9D9D9", end_color="D9D9D9", fill_type="solid") for addr, status in scan_results: row = ["A", f"0x{addr:02X}", status, scl_hz, rise_ns, ""] ws.append(row) cell = ws.cell(row=ws.max_row, column=3) cell.fill = green if status == "ACK" else gray wb.save("usb_i2c_scan_100k_A.xlsx")

我见过不少同事直接把逻辑分析仪的CSV导出文件塞进Excel里，不带任何标注，过两周回来看数据根本分不清哪一轮是什么配置。给每个Excel文件、每个sheet起一个可追溯的名字，记录测试条件和日期，这比任何分析技巧都重要。

3.3 第一批扫描结果长什么样：ACK/NACK分布

这一轮A测试用的是4.7kΩ上拉、20cm杜邦线、AT24C02模块。扫描从0x00到0x7F共128个地址，结果只有0x50返回ACK，也就是AT24C02的默认地址引脚配置（A0/A1/A2全接地）对应的地址。其余127个地址全部NACK。这个结果本身在预期之内，但真正有价值的是把每次ACK/NACK的响应时间记录下来：0x50地址的ACK响应非常干净，每次都在起始位后的第9个时钟沿稳态返回低电平，说明总线速率没有压倒从设备的响应能力。

同时我也扫描了0x00地址，它是通用呼叫地址（General Call），理论上应该触发所有从设备的响应，但AT24C02这类简单EEPROM通常不响应通用呼叫，所以显示NACK是正常的。如果你在扫描日志里看到0x00有ACK，不要急着高兴，先查一下是不是总线挂了一堆设备而且都支持通用呼叫，避免误判。

4. 实测时序数据：真实SCL频率、占空比和沿速率

4.1 从逻辑分析仪里读取波形参数的方法

扫描通过后，正式进入时序测量。逻辑分析仪抓一段连续读写操作，关键是抓不带时钟延展影响的纯连续传输，比如连续读EEPROM多个字节，这样SCL是稳定的时钟序列。用Saleae的测量功能，可以直接读出相邻SCL上升沿之间的时间间隔，换算成频率。

实际操作里，我通常会统计至少100个周期：记下每个周期长度，算平均频率和标准差；再分别统计高电平区间和低电平区间，得到tHIGH和tLOW。别只测一个周期做判断，SCL频率在长传输中会有微小波动，平均值和极差才能反映真实稳定性。Excel在这里就派上大用场了：把逻辑分析仪导出的边沿时间戳放进Excel，用公式算相邻边沿差值，再用AVERAGE、STDEV、MAX、MIN汇总，整个测量过程不到五分钟。

4.2 与规格书逐项对照：哪些指标超了

这一轮A测试，我把适配器软件层配置成100kHz，实际测出来的关键参数如下：

这个结果很有意思：SCL频率完全合规，高电平、低电平时间都留了余量，唯独上升时间超了18%。原因就是4.7kΩ上拉配合杜邦线和EEPROM模块形成的总线电容，tR实际算下来在1.1µs到1.2µs之间。如果只测频率，这个系统看起来完全健康；一旦看波形上升沿，就知道它其实在规格边缘。

为什么会这样？还是回到RC模型。4.7kΩ上拉配上大约270pF到280pF的总电容，理论上升时间就是1.1µs上下。这提醒我：I2C测试如果只看SCL频率，等于只看了一个维度的健康指标。上升沿超差在100kHz标准模式下的后果往往是间歇性错误——今天跑得好好的，明天换了根线、温度降一点，容性负载一变，NACK和读错误就冒出来了。

4.3 频率偏差对从设备的影响边界

SCL实测是97.3kHz而不是100kHz，这个偏差来源于适配器内部时钟分频无法精确整除。97.3kHz对应周期约10.28µs，比标称周期多出约280ns。从设备这边看，这280ns并不危险，因为规范约束的是最小值——只要tHIGH不低于4.0µs、tLOW不低于4.7µs，频率略低一点反而是更安全的。真正需要注意的是那些按标称频率做超时设计的器件，比如某些内部看门狗或者需要精确时间窗的传感器，它们可能对SCL频率的下限有隐性要求。理论上I2C总线没有规定最小频率，但从设备各自可能有实际限制，所以把实测频率和从设备数据手册对照一下很有必要。

这里也顺带说明一点：如果适配器实测出来是104kHz，那就是超差了，即便只超了4%，都不合规。遇到这种情况，要么换适配器，要么看它能不能调分频系数，手动把SCL压回100kHz以下。标准挂在"以上"，就别指望"差不多"。

5. 测试中最容易翻车的几个地方：时钟延展、容性负载与电平塌陷

5.1 时钟延展：从设备暗中拖慢总线的机制

I2C的时钟延展（Clock Stretching）是很多初次测试100kHz总线的人最容易忽略的坑。机制不复杂：从设备在需要处理数据时，会主动把SCL线拉低，强制主设备等待。这时候你从逻辑分析仪看到的SCL就不是均匀的方波了，而是偶尔出现一段很长的低电平。

我这次扫描阶段就遇到过类似情况，虽然不是EEPROM，而是后来接了一个需要处理内部状态机的传感器模块。它的驱动库里明确要求使能时钟延展支持，但我的USB转I2C适配器默认配置并不等待延展结束，导致通信超时。这个问题的判定要点是：正常读写时SCL低电平时间应该稳定在4.7µs到6µs之间，如果出现比平均值大好几倍的低电平区间，基本可以断定是从设备在拉伸时钟。

处理办法有两个方向：一是确认适配器固件/驱动是否支持时钟延展，FT232H的MPSSE方案可以通过配置D0-D3控制引脚的时钟参数来适配；二是从系统侧规避，硬件上尽量让从设备完成内部操作所需时间小于主设备的超时阈值。测试的时候要把时钟延展情况记录到Excel的备注列里，因为同样的100kHz配置，在不同从设备组合下，等效吞吐可能差出一大截。

5.2 容性负载超标：换一根杜邦线结果就不同

这次A轮测试里最典型的现象就是：用20cm杜邦线时tR约1.18µs，把线换到40cm之后，tR涨到了1.5µs以上。整个过程里适配器配置没动过，上拉电阻没动过，变的只有线长。

总线电容的来源比我预想的要多：杜邦线每厘米大概0.5pF到1pF，面包板每排触点有十几pF，EEPROM模块上还可能并着保护电容，逻辑分析仪探头输入电容又是几十pF。这些加起来，很容易让总电容摸到400pF甚至更高。规范里100kHz标准模式允许的最大总线电容就是400pF，一旦超了，上升时间必然超差。

排查方法很直接：一级一级拆。先不接EEPROM模块，只留适配器和逻辑分析仪，测基线电容和上升时间；再挂从设备模块；最后加长线缆。每一步都记录tR变化，就能定位是哪一段贡献了主要电容。解决手段也简单，换2.2kΩ上拉能把同样电容下的tR压下来一半左右；同时剪短杜邦线，尝试使用双绞或者屏蔽线。如果这两种手段都做了tR还是超，那就要怀疑适配器本身的驱动能力了。

5.3 测量工具本身在干扰总线：逻辑分析仪的输入电容

我前面提过逻辑分析仪的输入电容问题，这里展开说。便宜的8通道逻辑分析仪，为了控制成本，输入端通常直接挂个几k的分压电阻再加去耦电容，等效输入电容可能到100pF量级。对I2C这种强调容性负载限制的总线，100pF是很大的负担。

更隐蔽的问题是探头引线。逻辑分析仪的杜邦母头线通常很长，十几厘米的线本身就是个天线，抓到的波形在上升沿会有振铃。我在测tR的时候发现，直接在探头夹处测的波形，上升沿中段有一小段平台，然后才继续爬升。这就是探头电容和上拉电阻形成了额外的RC延迟，让测量值比真实总线偏悲观。

一个务实的做法是：协议解析用逻辑分析仪，时序参数复核用示波器。示波器用10x探头时输入电容只有十几pF，对总线的干扰比逻辑分析仪小得多。还有一个小技巧，示波器探头地线夹尽量短，不要用那个长长的鳄鱼夹线，它的寄生电感会让波形过冲更明显。把这两台仪器的数据分别记录，Excel里建两个sheet，一对比就知道哪些偏差是总线真实行为、哪些是测量工具带来的。

6. 测试结论、判定标准与我留下的可复用经验

6.1 这一轮"A"算不算通过

综合这一轮A测试的数据，结论可以拆成两层看：

• 功能层面：通过。地址扫描成功识别0x50的EEPROM，寄存器读写验证一致，说明该USB转I2C适配器在配置为100kHz时能与标准从设备正常完成协议交互。
• 时序层面：不通过。SCL频率和电平时间都合规，但上升时间tR实测达到1180ns，超出标准模式1000ns的上限。这意味着当前这套硬件连接（4.7kΩ上拉+20cm杜邦线+EEPROM模块+逻辑分析仪）在极限边缘，不适合作为量产稳定方案。

我的判定标准很明确：时序参数有任何一项超差，就不能算完全通过。I2C设备之间的兼容性往往是靠时序余量撑起来的，你现在超差18%，换一颗对tR更敏感的从设备、或者温度下降导致导线电阻变化，问题就会从"偶尔出错"变成"稳定失败"。

6.2 把流程搬到别的速率和场景去

这次测试的整套流程——适配器配置、地址扫描、寄存器验证、波形参数提取、Excel归档——完全可以复用。我总结下来核心步骤就五步：

1. 记录测试环境变量（适配器型号、上拉阻值、线缆长度、供电电压、从设备型号）。
2. 先做地址扫描确认总线挂载情况，别急着测时序。
3. 跑一段连续数据传输，用逻辑分析仪抓至少100个SCL周期。
4. 把边沿时间戳导入Excel，计算频率、tHIGH、tLOW、tR、tSU、tHD的平均值和极值。
5. 拿着实测表与I2C规格书逐项比对，有一项超差就立刻定位原因，而不是直接判定设备好坏。

这套流程也适用于400kHz快速模式测试，只是注意那时tR上限变成300ns，上拉电阻和线缆的要求会苛刻得多。普通杜邦线在400kHz下基本很难测出合格的上升沿，需要PCB短走线配合1kΩ到2.2kΩ的上拉。另外，如果测试目标是评估"适配器在恶劣环境下的抗干扰能力"，可以刻意加大线缆长度、降低上拉阻值，把结果做成一张趋势曲线，比单点测试有说服力得多。

6.3 下一步要怎么测：B轮测试的变量清单

A轮已经暴露了问题，B轮测试的方向就很明确了。我准备在下一轮里做这几项变更：上拉电阻从4.7kΩ改成2.2kΩ，线缆从20cm杜邦线换成长度更短的定制线，同时去掉逻辑分析仪探头对总线的直接并联，改用示波器10x探头做时序复核。还会补测两个极端情况：一个是把所有从设备都挂上满载总线电容，测接近400pF上限时的行为；另一个是只接最简配置，测出适配器本身能达到的最佳时序下限。

另外，B轮应该在Excel里增加一列"测试时间"，同一配置固定间隔重复测试几轮，观察时序参数的漂移。有些适配器在长时间工作后，内部时钟会因为温度变化产生微弱的频率偏移，这种漂移在单次测试里看不到，但多轮记录后很容易暴露。把A轮和B轮的数据放在同一个Excel文件的不同sheet里，命名保持100k_A、100k_B这种风格，后续追溯起来非常省心。

最后再分享一个经验：测试I2C总线速率这类项目，最大的敌人不是仪器精度不够，而是变量控制不严。每次只改一个条件，把其他条件固定住，数据才有可比性。我这轮A测试最大的收获其实不是"发现tR超了"，而是建立了一套只要改参数就能重复跑完的测试方法。下一轮B测试基本就是照方抓药，只是把不满足规格的环节逐个修掉。对于手里有USB转I2C适配器、又担心它是否真的能跑满100kHz的朋友，建议你也照这个流程走一遍，测完你大概率会对"标称速率"这四个字有新的理解。