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做过多 die 芯片的人应该都有同感：scale-up 互连最折磨人的从来不是带宽，是缓存一致性。PCIe 时代聊互连谈 lane 速率和 retimer，到了 chiplet 和多 die 时代，大家手里的尺子换成了协议——CHI 的七态状态机怎么编码，TileLink 的 Acquire/Release 握手怎么设计，UCIe 的链路层重传状态机兜不兜得住，甚至路由策略都要站在协议状态机的肩膀上重新思考。这篇文章就干一件事：把 scale-up 互连里六个开放/开源协议的协议级细节掰开揉碎，从 CHI 的七个缓存状态，到 PBR 路由策略在互连网络里的落地方式，再到状态机的工程实现，做一个比特和状态机层面的全解剖。不管你是做 SoC 架构、NoC 设计，还是研究扩展内存和加速器互联，这篇应该都能给你一张可以直接拿去用的对照图。

1. Scale-up 互连到底在解什么题

1.1 同样叫互连，Scale-up 和 Scale-out 是两种物种

很多做软件的人一听到 scale-up，第一反应是"升级单机配置"，scale-out 才是"加机器"。但在芯片互连领域，这两个词的差别比很多人想象中大得多。Scale-out 互连解决的是"多台独立系统怎么高效通信"的问题，节点之间没有共享内存、没有一致性问题，以太网、RoCE、PCIe 都算这一类；而 Scale-up 互连解决的是"把多个计算 die、多个芯片拼成一个逻辑上的单机"的问题，拼完之后，操作系统看到的是一整块统一内存，CPU 访问任意地址都该拿到正确的最新数据。

这就带来一个非常硬核的附加条件：缓存一致性。Scale-out 里一台机器改了数据，另一台机器由上层软件用锁、消息、分布式协议去同步；但在 Scale-up 里，如果 die 0 的 L2 缓存里有一个脏行，die 3 的核去读同一个地址，互连协议必须保证它拿到的是 die 0 那份最新的值，而不是内存里的旧值。这个"保证"是由硬件协议在纳秒级完成的，软件完全不感知。所以 scale-up 互连的核心不是高带宽低时延这些物理指标，而是协议层的一致性状态机、事务流和路由策略。这也是为什么业内讨论 scale-up 互连时，谈的几乎都是协议。

1.2 一致性协议是冰山下面的那部分

看一个 scale-up 互连系统，物理层、链路层、事务层、一致性层一层层摞上去，最容易被低估的是最上面的一致性层。PCIe 的 TLP 告诉你一个包怎么可靠地从 A 到 B，但 CNI（Coherent NoC Interconnect）这一类协议还额外回答了几个问题：这个缓存行在哪个节点、处于什么状态、谁有义务向别人提供数据、数据在什么条件下必须写回内存。这些问题全部落到状态机里。

比如一个最简单的场景：CPU 发起一个 ReadShared，请求经过互连网络到 Home Node，Home Node 发现这个行的 Owner 在另一个 die，于是发出 snoop/forward 给 Owner，Owner 把自己的缓存状态从 dirty 降级并发数据回来，Home Node 汇总之后再响应给请求者。这中间涉及至少两个节点的状态跳变、三到四类通道的事务仲裁、以及必须保证的死锁自由。协议设计稍有漏洞，系统就可能出现死锁、活锁或者静默的数据错误。做互连协议的人常开玩笑说，物理层错了顶多丢包重传，一致性层错了就是最恐怖的那种 bug：跑一百个小时才随机挂一次，挂之前没有任何告警。

1.3 六个协议的入选逻辑

标题里说六个开源协议，我选的是 ACE、CHI、TileLink-C、CXL.cache、CCIX、UCIe。先解释一下"开源"这个词。严格的 open source 指的是 RTL 代码开源，只有 TileLink 做到了这一点——Rocket Chip 和 BOOM 里就是它的完整实现；CHI 和 ACE 的协议文档是 ARM 公开提供下载的，也有开源社区实现和大量学术论文参考，但 ARM 本身不开源 RTL；CXL、CCIX、UCIe 属于开放标准联盟，规范公开或对成员公开，但实现各有版权。所以这六个里面，有的是真开源，有的是"规范开放 + 参考实现可见"，我在后面每一节都会把授权状态说清楚，方便你自己判断能不能直接抄作业。

选这六个还有一层考虑：它们正好覆盖了 scale-up 互连的三个层面。ACE 和 CHI 是 CPU 侧缓存一致性的演进路线；CXL.cache 和 CCIX 解决的是"加速器和内存扩展设备如何参与一致性"；UCIe 则是 chiplet 时代把上面所有协议搬运到 die-to-die 链路上的底座。理解这一整个谱系，你会比只盯着某一个协议的人对"scale-up 互连"有更立体的认知。

2. CHI 七态状态机：从 MESI 到七态的演化逻辑

2.1 七个状态逐一定义

CHI 是 AMBA 5 里的 Coherent Hub Interface，全称叫 Coherent Hub Interface，ARM 用它替代总线式的 ACE，面向点对点和 NoC/Mesh 拓扑。CHI 最常被拿来当谈资的就是它的缓存状态，不是 MESI 的四态，也不是 MOESI 的五态，而是七个：I、UC、UCE、UD、SC、SD、UDP。

逐个拆开说。I 是 Invalid，不解释。UC 是 Unique Clean，系统里只有这一份副本，内容干净，和内存一致。UCE 是 Unique Clean Empty，关键在 Empty：这个行被分配了，权限是唯一且干净，但数据根本没搬过来。UD 是 Unique Dirty，系统里唯一副本，内容是脏的，比内存新，将来必须写回。SC 是 Shared Clean，多份共享，内容干净。SD 是 Shared Dirty，多份共享，但其中这份是脏的，它承担 Owner 角色，别人要读数据得找它要。UDP 是 Unique Dirty Partial，唯一且脏，但只有部分字节有效，另外一部分字节是无效的。

为什么 CHI 比 MOESI 多两个？因为传统 MOESI 处理不了"我有一份数据，但数据不全"和"我占了一个行，但根本没取过数"这两种工程上非常常见的情况。前者是 DMA 部分写、字节使能写这一类事务的产物，后者是 full-line write 的产物。CHI 干脆把这两个特殊场景显性化成独立状态，协议层面的行为立刻清晰了。

2.2 三比特编码与状态位设计

七个状态放到底层，最少三比特就能编码。实际工程里常用的是特征位组合，不是枚举，因为特征位方便做逻辑化简。我见过一种很典型的编码：Valid、Unique、Dirty、DataValid 四个特征位，再加一个 Partial 标志。

"部分有效"在物理上怎么表达？UDP 状态必须配套一个 byte mask，至少每 16 字节一个有效位。这个 mask 会跟着事务走，Home Node 要根据它判断：请求者要的那一段字节到底该从 Owner 拿还是从内存拿。这个细节在验证阶段是重灾区，因为 UDP 的 hit 和 miss 行为差别很大，随机激励很容易踩到"部分字节没有正确合并"的 bug。

三比特编码有个好处是状态寄存器的面积和功耗最小，但也有工程团队故意用四比特甚至五比特的特征位编码，理由是组合逻辑的 timing 更好收敛。我在实际项目中两种都见过，结论是：状态机本身用枚举类型保证可读性，存到 SRAM/meta array 里之前再转换成紧实的特征位，两头的好处都占。

2.3 典型事务的状态流转

看几条核心转换路径，你就明白这七个状态是怎么协作的。

第一条是读缺失。RN 发 ReadShared 给 Home Node，没有其他副本时，直接分配一个 SC，数据从内存返回。如果已经有 Owner 持有一个 SD，Home Node 就要向 Owner 发 forward，Owner 把数据转发给请求者，自己从 SD 降级到 SC，内存不需要更新，因为两个缓存都持有这份数据了。这条链路的精妙之处在于：内存从头到尾没有被写，但请求者拿到了最新值，这就是"脏共享"省带宽的经典操作。

第二条是唯一写。RN 发 ReadUnique，若发现别处有 SC 副本，所有 SC 都要被 invalidate，请求者拿到唯一权限。如果原先是 UD，数据直接在缓存里改；如果原先是 UC，改成 UD 就行；如果原先是 UCE，那还要先把数据取回来。这条路径对应的是"独占写"的语义，性能好不好就看 invalidate 的广播效率。

第三条是写回。UD 行被替换或显式 clean，发 WriteBack 给 Home Node，Home Node 负责把脏数据写进内存，状态清成 I。CHI 对 WriteBack 有 clean 和 data 两种选择，工程上常用"干净写回"（只通知不搬数），内存是否真的更新由内存控制器自己决定，这能省掉不少数据通道带宽。

2.4 UCE 和 UDP 这两个特殊状态的价值与坑

UCE 是个很聪明的优化。Full-line write 时，CPU 要写满整个缓存行的所有字节，数据根本没必要先读上来。协议允许直接分配一个 UCE 行，写操作把数据填进去，状态变成 UD。这样一次完整的写缺失省掉了一次内存读，latency 和带宽双丰收。但坑也在这：UCE 的数据是无效的，如果后续来一个部分写或者读操作，控制器必须先从别处取数。很多第一次写 CHI 控制器的人把 UCE 当 UC 用，直接返回数据，结果整个系统的数据都是错的。

UDP 的招数更细。它服务的是部分写命中场景：已经有唯一脏的数据，但新写的字节只占一部分。如果直接按整行脏处理，之前那部分没被覆盖的旧数据是垃圾，将来写回内存会把垃圾也写进去。UDP 通过 byte mask 精确标注哪些字节有效，需要时把有效部分和内存里读出来的部分做 merge。理解了这个机制，你再去读 CHI 里那些带着 mask 的 data 事务，会顺畅很多。

3. PBR 路由：在互连网络里谈策略路由

3.1 网络世界的 PBR 和互连世界的 PBR

PBR 这个词最早来自网络：Policy-Based Routing，策略路由。普通路由是看目的 IP 查最长前缀，PBR 则允许管理员说"从这台设备过来的流量走这条链、视频流量走那条链、低优先级流量绕过核心"。说白了，路由决定不再只依赖目的地址，还叠加了源、协议类型、应用的维度。

到了 scale-up 互连里，PBR 的逻辑完全复刻，只是载体从 IP 包变成了一致性事务。NoC 上传输的每一个 REQ、RSP、DAT flit，往哪个 Home Node 走、走哪条物理路径、占哪个虚拟通道、在仲裁器里拿什么优先级，这些都受到策略的支配，而不只是"查一下目的节点 ID 那么简单"。协议层的一致性要求给了路由策略一大堆新的约束，这让互连里的 PBR 比网络里的 PBR 复杂得多。

3.2 系统地址映射：决定每一个请求去哪

scale-up 互连的路由第一步，是把物理地址映射到 Home Node。系统地址映射（System Address Map）是这里面的核心数据结构，它决定地址空间怎么切、切多大、以什么方式散落到多个 Home Node 上。

最常见的做法是交织（interleave）。物理地址按固定粒度切块，比如 256 字节、4KB，然后轮流分配给各个 Home Node。交织粒度选多大，本质就是一个策略问题：粒度太小，访问模式能被充分地打散到各个节点，内存带宽利用均衡，但地址翻译和跨节点局部性都会变差；粒度太大，某个节点可能成为热点，另一个节点闲得要死。工程上，大块交织配合哈希函数做二级映射是通用解法，哈希能破坏顺序访问的规律性，代价是难以保证访存的物理局部性。

从 PBR 的角度看，这一步相当于"按地址前缀做路由"，是基础策略。真正有意思的是在这一层之上加的额外规则，比如某些保留地址段只允许特定节点访问，某些 DMA 窗口需要固定映射到特定 Home Node，这类策略在做安全隔离和虚拟化时非常常见，也是协议级路由和普通 NoC 路由最大的差别。

3.3 协议级路由策略的三张牌

第一张牌是事务类型。同一个请求目标，ReadShared 和 WriteNoSnp 的路径可以完全不一样。ReadShared 要经过完整的 snoop/forward 流程，对时延敏感，应该走低延迟通道；WriteNoSnp 是一种不关心其他缓存、直写内存的事务，它甚至可以发起后不等响应，走一个独立的posted通道。把不同事务映射到不同虚拟通道，是互连里最常见的策略路由实现。虚拟通道的好处是隔离，REQ 通道被长事务堵住时，RSP 通道还能继续走，这直接关系到协议不死锁。

第二张牌是 QoS。CHI 事务里带 QoS 字段，路由和仲裁都要参考它。实时核的事务比批处理核的优先级高，这个策略在运行时会动态影响 flit 的调度。但 QoS 策略必须小心：优先级不能反了。一个低优先级事务占着一个互斥资源不放，高优先级事务在后面等，就可能引发优先级反转，在一致性协议里这是死锁的温床。

第三张牌是节点亲和性与距离感知。在 Mesh 拓扑里，两个 die 离得远就意味着更高的跳数和时延。有经验的系统会在系统地址映射阶段就把"经常互相通信的节点"尽量映射到相邻的 Home Node 上。这个策略在运行时甚至可以做动静结合：运行初期按静态表路由，发现热点后通过重映射指令迁移部分地址区域的服务节点。这部分实现起来很复杂，多数商业芯片第一版是禁用的，先把正确性搞定再优化局部性。

4. 六个开放协议横向解剖

4.1 ACE：总线式一致性，CHI 的前身

ACE 是 AMBA 4 的 AXI Coherency Extensions，在 AXI 的基础上加了 snoop 通道和一致性响应语义，让多个处理器还能挂在共享总线上。它的实现方式是"总线监听"：所有对共享地址的访问都广播到总线上，每个缓存控制器自己判断要不要介入。这在一个小规模 cluster 里足够用，拓扑简单、协议直白。

但 ACE 的天花板很明显：广播式监听的可扩展性差。核一多，总线上到处都是 snoop 流量，一致性带宽被浪费在无效的探查上。所以 ARM 在 AMBA 5 里推出了 CHI，把拓扑从"总线"改成"点对点互连 + Home Node 集中管理地址"，snoop 从广播变成了按需定向转发。ACE 不是没有意义，恰恰是 ACE 的实践把"总线一致性走到头了"这件事验证得非常清楚，CHI 的设计者才能放心地把总线模式丢掉。ACE 的授权状况是规范公开下载，有少量开源参考，但现在新项目里已经很少直接用 ACE 做多 die 扩展了。

4.2 CHI：面向 P2P 与 Mesh 的主流通用协议

CHI 是目前数据密集型 SoC 里最主流的一致性协议，大量服务器芯片都在用它，规格也一直在演进。它的核心模型是三类节点：RN 负责发起请求，HN 负责做地址归属和一致性裁决，SN 负责接内存或外设。缓存行的时间戳、Owner 记录、共享列表都由 HN 维护，这让它天然适合点对点和 NoC 拓扑。

CHI 的通道设计是 REQ/RSP/DAT 三类，细分 TX 和 RX，事务在三个通道上完成一次握手。这个模型对 NoC 非常友好，因为三个通道可以各自独立走不同路径和虚拟通道。前面讲的七态状态机就是 CHI 对 RN 侧缓存行为的规定。CHI 文档有公开下载版本，网上也能找到一些开源实现和教学用 RTL，是六个协议里"能读到完整状态机定义"的一个。如果你做 scale-up 互连，CHI 值得当主参照系，其他协议跟它对比着看会很容易抓住差异。

4.3 TileLink-C：RISC-V 生态的原生选择

TileLink 是 SiFive 搞的开放式互连协议，在 RISC-V 生态里几乎成了标配。总共有 TileLink-UL、TileLink-UH、TileLink-C 三级，其中 TileLink-C 是带缓存一致性的一级。它的设计思路和 CHI 不太一样，TileLink-C 没有直接定义一套"七态"，而是通过 Acquire/Release/Probe 这三类原语来操作缓存行权限，协议文档里给的是 I/B/T 三个管理端状态，客户端通常自行实现 MESI 权限组合。

这种设计很符合"open"的气质：协议规定行为语义，具体状态编码交给实现者去定。Rocket Chip 的 L2 管理器里，你用两三个比特就能把 I/B/T 存下来，状态机简洁到可以看懂每一行。TileLink 是真正 RTL 开源的协议，你可以在 GitHub 上找到全套实现，这对做研究和教育来说价值极大。它的代价是生态相对封闭在 RISC-V 世界里，想在 ARM 系或者混合体系里用它，得自己处理协议适配。

4.4 CXL.cache：让设备也拥有一致性视图

CXL（Compute Express Link）是当前内存扩展最热的标准，它由 CXL.io、CXL.cache、CXL.mem 三部分组成。CXL.cache 干的事是：让一个加速器设备能够像 CPU 一样拥有自己的缓存，并且通过协议和主机保持一致性。设备侧可以缓存主机内存的某些行，主机侧有 snoop 过滤器跟踪设备缓存了哪些行，设备访问命中时直接从设备缓存返回，不用每次都穿 PCIe/CXL 链路回主机。

CXL.cache 的缓存行状态大概是 I/S/E/M/D 这一类，D 表示脏数据，设备在替换时需要把脏数据回写。CXL 的协议栈整体是开放的，模拟器层面有很多开源工作，比如基于 QEMU 的 CXL 模拟器就能直接跑 CXL.cache 的流量。对芯片设计者来说，CXL.cache 和 CHI 的一个重要差异是：CXL.cache 的设备侧是被动监听为主，它信任主机的 snoop 过滤器，这比 CPU 之间平等的 snoop 机制简单了很多，但代价是错误处理能力不如对等协议强。

4.5 CCIX：曾经的开路先锋

CCIX 是最早一批想通过 PCIe 物理层实现加速器缓存一致性的开放标准之一，2016 年前后很活跃。它的思路是改造 PCIe 事务层，在 PCIe PHY 上叠加一致性语义，让加速器能和主机 CPU 在同一缓存一致性域里工作。这个概念在当时非常前沿，也间接推动了后来 CXL 的快速落地。

但 CCIX 的宿命不太好。它和 CXL 在目标市场上高度重叠，而 CXL 生态推广更猛、巨头支持更多，CCIX 联盟后来基本停止运营，项目并入 CXL 的体系。我在协议对比里仍然留了它的位置，因为它的设计文档对理解"在已有 PHY 上叠加一致性语义"这个思路非常有参考价值。它的缓存状态模型属于 MOESI 家族，但你去看历史实现会发现，真正难的不是状态定义，而是把一致性握手塞进 PCIe 原有的包格式里，CCIX 踩过的坑 CXL 今天还在避。

4.6 UCIe：chiplet 时代的底座

UCIe（Universal Chiplet Interconnect Express）是 chiplet 互连的开放标准，它解决了多 die 封装里"怎么把 die 连起来"的问题。严格说，UCIe 不是一致性协议，它的协议栈是分层的，物理层负责 die-to-die 高速收发，链路层负责可靠传输和重传状态机，适配层负责把不同的上层协议（PCIe、CXL、流式协议）映射到统一的数据传输上。

UCIe 的状态机主要藏在链路层的训练和重传流程里。链路训练状态机跟 PCIe 的 LTSSM 有点像，上电后要经历从复位、配置、校准到 active 的跳变，每个阶段有超时和错误恢复；重传机制则依赖序列号和数据缓冲，丢包时回退重传。对 scale-up 互连来说，UCIe 是承重墙一样的底座：上层跑 CHI 还是 CXL，底层都会被转换成 UCIe 的 flit 在先进封装里传输。它的规范对成员开放，但核心文本不是完全免费的，好在大量公开资料和第三方实现足够让你把状态机搞清楚。

4.7 一张表看全六家差异

对比这张表能得出几个结论。第一，CPU 侧一致性协议的演进主线是 ACE 到 CHI，拓扑从总线走向网络，状态从粗粒度走向细粒度。第二，设备侧协议 CXL.cache 和 CCIX 追求的是"够用的一致"而不是"对等的一致"，复杂度也因此低不少。第三，TileLink 在开源生态里的地位不可替代，它的实现能直接跑起来，是学习一致性状态机的最好入口。第四，UCIe 作为底座，决定上面这些协议最终以什么物理形态在 chiplet 系统里落地，它的状态机虽不是缓存状态，但对正确性同样生死攸关。

5. 状态机的工程实现：从三段式 Verilog 到 C 模型

5.1 为什么三段式 Verilog 是标准答案

很多刚从软件转过来写状态机的人，第一版代码往往是一段式：一个 always 块里既管状态跳转又管输出，写起来确实快，几十行就搞定。但芯片设计中一旦状态机复杂到几十个状态、十几个输入事件，一段式的代码就没法看了。组合逻辑和时序逻辑混在一起，仿真波形里你分不清某个信号变动是状态跳变导致的，还是输出逻辑纯组合产生的，定位 bug 的时候非常痛苦。

工业界的标准写法是三段式状态机。第一段只负责锁存当前状态，时序逻辑，干净利落；第二段是纯组合逻辑，根据当前状态和输入计算次态；第三段再根据状态或次态产生输出。三段分隔之后，状态跳转路径和输出逻辑互不干扰，综合工具也容易把组合逻辑优化得更紧凑。我自己做协议控制器这么多年，凡是能坚持三段式的项目，后仿真阶段的问题数量都明显少于一段式。所谓"标准答案"不是教条，是无数项目踩坑踩出来的经验。

5.2 七态缓存状态机的 Verilog 骨架

以一个 CHI RN 侧缓存行的状态机为例，三段式的骨架长这样。第一个 always 块锁存状态寄存器，第二个 always 块做组合逻辑的次态计算，第三个 always 块处理数据或标志位的更新。注意次态计算里用了默认保持自身的写法，避免产生 latch。

// 第一段：状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) state_q <= I; else state_q <= state_d; end // 第二段：次态组合逻辑 always @(*) begin state_d = state_q; case (state_q) I: begin if (req_valid && req_op == READ_SHARED) state_d = SC; else if (req_valid && req_op == READ_UNIQUE) state_d = UD; else if (req_valid && req_op == WRITE_FULL) state_d = UD; end SC: begin if (probe_valid && probe_op == INVALIDATE) state_d = I; else if (req_valid && req_op == READ_UNIQUE) state_d = UD; end UCE: begin if (req_valid && req_op == WRITE_PARTIAL) state_d = UD; else if (req_valid && req_op == READ_UNIQUE) state_d = UD; end UD: begin if (evict_valid && evict_op == WRITEBACK) state_d = I; end // 其余状态分支略 default: state_d = I; endcase end // 第三段：数据通路和标志位更新 always @(posedge clk or negedge rst_n) begin if (!rst_n) data_valid_q <= 1'b0; else if (state_q == I && state_d == SC) data_valid_q <= 1'b1; // 数据从 data channel 写入 else if (state_q == UD && state_d == I) data_valid_q <= 1'b0; // 写回完成，行失效 end

这段代码只是教学骨架，真实项目的输入事件要多得多，比如 snoop 响应、error 响应、QoS 变化都会影响状态跳转。但骨架的意义在于告诉你：状态跳转、数据更新、输出产生这三件事被物理分开了，出了 bug 你可以顺着三个 always 块逐一排查。

5.3 用 C 语言把协议状态机跑起来

芯片 tapeout 之前，我们习惯用 C 模型把协议状态机跑一遍，几百兆次随机事务几秒钟就跑完了，比 RTL 仿真快好几个数量级。C 写状态机有两种风格，switch-case 大法适合状态少的情况，表驱动适合状态多、转换规则多的协议。CHI 七态和几十种事件的笛卡尔积是有规律的，表驱动最合适。

typedef enum { I, UC, UCE, UD, SC, SD, UDP } ch_state_t; typedef enum { EVT_READ_SHARED, EVT_READ_UNIQUE, EVT_WRITE_PARTIAL, EVT_WRITE_FULL, EVT_PROBE_INVALIDATE, EVT_WRITEBACK } ch_event_t; typedef struct { ch_state_t cur; ch_event_t evt; ch_state_t next; } trans_entry_t; static const trans_entry_t ch_state_table[] = { { I, EVT_READ_SHARED, SC }, { I, EVT_READ_UNIQUE, UD }, { I, EVT_WRITE_FULL, UD }, { SC, EVT_PROBE_INVALIDATE, I }, { SC, EVT_READ_UNIQUE, UD }, { UCE, EVT_WRITE_PARTIAL, UD }, { UD, EVT_WRITEBACK, I }, }; ch_state_t ch_next_state(ch_state_t s, ch_event_t e) { for (size_t i = 0; i < ARRAY_SIZE(ch_state_table); i++) { if (ch_state_table[i].cur == s && ch_state_table[i].evt == e) return ch_state_table[i].next; } return s; // 未定义跳转默认保持 }

这套 C 模型还能顺便做覆盖率统计，比如统计每个状态被访问的次数、每条跳转路径被触发的次数，RTL 里有没有覆盖到的死代码，在 C 模型阶段就能提前暴露。很多人是从 STM32 按键消抖、JTAG TAP 状态机这些入门 demo 认识状态机的，到了缓存一致性这个级别，状态机规模大了几十倍，但方法论是相通的：状态清晰、事件明确、跳转表可查。

5.4 验证：让状态机在随机激励下裸奔

状态机写对只是第一步，怎么证明它对才是最花时间的。协议验证的主流手段是随机激励 + 参考模型比对。参考模型就是上面那种 C 状态机，它跑出一个"期望状态"，RTL 每拍输出一个"实际状态"，两边一旦不一致，仿真立刻停下来，方便后端定位。

还有一个很关键的经验是"定向标注场景"要单独做。UCE 和 UDP 这两个特殊状态在纯随机激励下很难被密集命中，因为你得先构造出 full-line write、部分写、字节 mask 组合这些特定前提。我习惯为每个特殊状态单独写一组定点用例，模拟真实场景里最恶劣的访问模式，比如同一行被两个 die 轮流部分写，中间夹杂 snoop probe。这种用例在 reference spec 里写不清楚，只有干过活的人才知道要测。

6. 协议级 Debug 实战：六个踩过的坑

6.1 把 UCE 当成 UC 用，数据直接错

这是新手最容易犯的错。UCE 行数据是空的，但状态名里带着 Clean，很多人想当然认为可以直接读。实际上一旦有 CPU 请求读这个 UCE 行，控制器的首要任务是向 Home Node 发起数据请求，把这个行的数据补回来，然后才能对外响应。我们把 UCE 的读响应路径漏掉了，结果 CPU 拿到的是随机数据，仿真早期根本不会暴露，跑到带 DDR 模型的大系统测试才炸。这个教训我写进团队 checklist 里了：遇到 UCE 一律先问"数据有没有补齐"，没有第二步。

6.2 SD 状态的读响应路径配错

SD 是共享脏，owner 掌握着最新数据。问题出在 Home Node 的 snoop 转发粒度上。我们当时做了一层优化：某些读事务如果请求的地址命中了 owner 的 SD 行，理论上 owner 可以直接把数据转发给请求者，不需要先回到内存。但 snoop 过滤器的表项只跟踪了行地址，没跟踪字节范围，导致部分字节命中时也强制走 owner，owner 却只持有部分字节的有效数据，数据就错了。修正方案是让 snoop 转发逻辑同时检查地址和字节 mask，owner 判断数据覆盖范围，覆盖不了的部分再回内存补齐。SD 的 owner 路径必须和 UDP 的 mask 逻辑一起验证，这两个状态在真实系统里经常联手给你上课。

6.3 CHI 的 RSP/DAT 乱序，把 reorder 缓冲省没了

CHI 协议里，同一事务的 RSP 和 DAT 到达请求者的顺序是有讲究的，为了省面积，我们最初设计只在数据通道做了按事务 ID 的队列管理，RSP 通道则走捷径。结果压力测试下出现了 RSP 先到、DAT 后到的场景，请求者看到 RSP 以为数据已经 ready，读出来一个旧值。这不是协议理解错误，是 RSP/DAT 顺序约束在设计时被低估了。后来在 RN 侧增加了一个很小的 reorder buffer，专门处理 RSP 和 DAT 的配对，面积多花了 5%，但正确性彻底稳了。省面积可以理解，但协议级顺序约束的账要算清楚再省。

6.4 TileLink probe 风暴与活锁

Rocket Chip 的 L2 用 TileLink-C，CPU 频繁 Acquire 同一行，L2 做替换时又频繁 Release，两者互相抢通道，出现了一种 probe 风暴：manager 不断发 Probe，client 不断回 Release，事务永远结束不了。从状态机看，每个状态跳转都是合法的，但整个系统在跑圈。解决策略是给替换 Release 一个更高的仲裁优先级——替换不能成功，新事务就没法分配空间，这是典型的活锁。事后看，协议验证时就应该在激励里注入地址热点，让所有核死磕同一行，这类场景靠均匀随机根本测不出来。

6.5 CXL.cache 的 E 到 S 降级没通知 host

CXL.cache 场景里，设备缓存原来持有 E（Exclusive）状态，因为本地容量压力需要把行降级成 S 甚至 I，但软件侧认为设备还在独占。host 的 snoop filter 变得不准确，后续对同一行的写操作没有正确 invalidate 设备，设备就拿着过期数据回应本地请求。根因是设备的 cache line 状态机和 snoop filter 的同步逻辑不同步，降级时漏发了一个通知。这个 bug 在纯 CXL 模拟器里很难复现，因为模拟器的延迟模型太友好，真实链路延迟一上来，临界区窗口放大，问题就现形了。经验是设备侧一致性相关状态变化，一律显式同步，不要依赖时序巧合。

6.6 死锁：REQ 占住，DAT 等 REQ

最经典的三通道死锁。某个长事务占用了 REQ 通道的某个虚拟通道，而它需要的数据响应要先在 RSP 通道上让另一个事务插队才能完成；如果 RSP 通道又被一个等待 REQ 通道的事务堵住，一圈循环下来，所有通道都动不了。CHI 理论上是按字节通道设计成无死锁的，但前提是各通道的 credit 和虚拟通道分配合理。我们的教训是：虚拟通道的映射必须按事务类型隔离，尤其是 posted 类事务和非 posted 类事务不能混用同一缓冲。排查死锁最快的方法是看各通道的 credit 占用统计，哪个通道 credit 归零且长时间不恢复，就是它被堵死的位置。

最后说几句掏心窝的话

这些坑写出来轻飘飘的，每一个都是十几个通宵换来的。做互连协议有个很反直觉的规律：越接近协议标准的实现，越容易在工程细节上翻车。UCE 数据有没有补齐、SD 的 mask 匹配没匹配、RSP/DAT 的顺序约束守没守住，这些不是 spec 里画个箭头就能教会你的，必须亲手把状态机跑起来，被 bug 咬几口才长记性。所以我一直建议刚入行的朋友，别急着上大芯片项目，先从 TileLink 的 RTL 开始看，它开源、简单、完整，能让你把 MESI 那一套改造成七态的心路历程全部走一遍。等你理解了七态为什么存在、PBR 路由为什么不能只查表，再看 CHI、CXL、UCIe 这些庞然大物，就只是尺度问题，不是认知问题了。