企业官网建设流程全解析

我第一次在正电子寿命谱实验里用前沿甄别器处理BaF2探测器信号时，时间谱峰位随输入信号幅度明显移动，展宽也远大于理论值。后来把前端换成了恒比定时甄别器（CFD），峰位才真正稳定下来。这篇文章基于我这些年做探测器前端电子学的实际经验，把CFD从原理、电路拓扑、参数设计到调试测量完整梳理一遍，适合正在做核物理时间谱、PET探测器前端、正电子湮没寿命谱、单光子时间测量（SPAD/PMT），或者只是想搞清楚“为什么恒比定时能压住时间游动”的硬件工程师和实验物理学生参考。

1. 为什么常规甄别器无法满足时间测量需求：幅度游动问题

1.1 前沿甄别的时间游动来源

先从一个最直观的现象说起。用前沿甄别器（Leading Edge Discriminator）做定时时，设定一个固定的比较器阈值Vth，信号一旦超过这个阈值，输出一个逻辑脉冲表示“事件到达”。这个方案简单可靠，但有一个先天缺陷：触发时刻依赖于信号幅度。

假设输入信号在上升沿附近近似线性，上升斜率为SR，幅度为A。信号在t0时刻到达，触发时刻为：

$$t_{trig} = t_0 + \frac{V_{th}}{SR}$$

对于同样形状但不同幅度的信号，斜率SR是随幅度变化的。幅度大的信号斜率大，更早跨过阈值；幅度小的信号斜率小，更晚跨过阈值。这个时间差就是时间游动（time walk）。举个例子：一个上升时间5ns、幅度2V的信号，若阈值设在100mV，触发延后约0.25ns；同样形状但幅度200mV的信号，触发延后约2.5ns。两者触发时刻相差2ns以上。在很多现代时间测量系统里，这个偏差已经不可接受了。

时间游动最麻烦的地方在于它不是随机抖动，而是系统性的偏差。随机抖动可以通过平均或长时间累积来改善，但时间游动会导致谱峰变宽、峰位漂移，甚至在小信号区域形成长尾。对于正电子寿命谱、飞行时间谱这种需要皮秒到百皮秒级时间分辨率的应用，前沿甄别基本只有在大动态范围受限时才会用。

1.2 过零定时、双阈值与其他替代方案的问题

有人会想，既然前沿甄别对幅度敏感，那用信号过零的时刻不就行了？确实，如果把单极性信号微分一次，得到双极性信号，当过零点近似与幅度无关。例如CR-(RC)微分电路或变压器耦合都能产生双极性波形，过零时刻对幅度不敏感。问题是：对单极性探测器信号做高频微分，过零点的斜率往往很低，而且过零时刻受微分电路的时间常数和信号形状影响很大。一旦信号上升时间变化，或者基线有偏移，过零点就会跑偏。此外，微分后的信号幅度变小，噪声对定时精度的损害更明显。

双阈值法和幅度上升率补偿（ARC）也是一种思路，通过两个阈值外推出幅度无关的触发点，但电路复杂度高，且对信号噪声更敏感。ADC全波形采样加离线拟合是目前最灵活的方案，但ADC采样率、通道数量和功耗对前端来说都是沉重负担，尤其在多通道系统里基本不现实。CFD的出现，就是要在模拟域用很小的代价实现“阈值自动跟随信号幅度比例”的定时效果。

1.3 CFD的典型应用场景

恒比定时甄别器在核物理和粒子物理时间谱测量里是标配，PET探测器前端、正电子寿命谱、飞行时间探测器、闪烁体探测器时间谱等都大量使用。近年来，单光子雪崩二极管（SPAD）阵列、激光雷达（LiDAR）里的微弱脉冲时间测量也在用CFD，因为接收到的回波脉冲幅度动态范围很大，从几百毫伏到几微伏都有，如果只用前沿甄别，测距误差会非常明显。可以说，只要信号是对探测器单脉冲的“幅度变化但形状近似不变”的响应，且需要从模拟前端直接输出一个与幅度无关的定时沿，CFD就是绕不开的基本电路。

2. 恒比定时的数学逻辑：延迟相减与幅度无关过零点

2.1 “恒比”到底是对应信号的哪个位置

CFD的名字里“恒比”指的是触发点始终对应原输入信号上升沿的某个固定比例处。比如信号幅度2V时触发点在600mV，信号幅度200mV时触发点在60mV，比例都是30%。这样触发点跟随幅度缩放，触发时刻就对幅度不敏感。这个思想很好理解，但问题是怎么在模拟电路里稳定实现。

直接做一个阈值为信号幅度30%的跟随门限在电路上很复杂，因为你需要实时知道信号峰值。CFD的巧妙之处在于，它用“延迟—衰减—相减”这个线性运算自动实现了比例触发，不需要实时峰值检测。

2.2 延迟相减的定量推导

设输入信号为S(t)，幅度为A，归一化波形为u(t)，即S(t)=A·u(t)。CFD将输入分两路：一路延迟td得到S(t-td)，另一路衰减系数f（例如0.3）得到f·S(t)，然后两路相减，输出：

$$V_{CFD}(t) = S(t-t_d) - f\cdot S(t) = A\cdot u(t-t_d) - f\cdot A\cdot u(t)$$

过零条件为V_CFD(t0)=0，即：

$$u(t_0-t_d) = f\cdot u(t_0)$$

关键就在这里：等式两边都有A，A被约掉了。也就是说，只要信号形状u(t)不变，无论幅度A怎么变，过零时刻t0只由延迟td和比例f决定。对固定电路而言td和f是常数，所以过零时刻完全与幅度无关。

用几何图像理解更直观：原信号S(t)上升过程中，取它自己延迟后的版本S(t-td)和衰减后的版本f·S(t)做差。当S(t-td)等于f·S(t)时输出过零。由于S(t-td)在时间轴上比S(t)晚了一截，两者的交点正好落在原信号上升沿的某一个固定比例位置。f越小，交点越靠近信号底部；f越大，交点越靠近信号顶部。这个交点就是定时点。

2.3 一个必须接受的前提：信号形状一致性

CFD对幅度游动的抑制不是万能的。如果输入信号不仅幅度变化，上升时间也在变化，或者信号形状有拖尾、振铃、堆积，那么过零时刻仍然会发生偏移。这在很多实际探测器里是存在的，比如半导体探测器受电场不均匀影响，不同位置产生的信号上升时间不同；PMT在过载时输出信号形状会畸变。这种情况下，CFD只能把一部分形状相关的时间偏移也压到可接受范围，但无法做到完全消除。

所以设计CFD前的第一步，应该是先确认或尽量优化上游信号的形状一致性。比如给PMT信号加前置放大和适当带宽限制，避免高频振铃；把探测器偏压调到最佳工作区，减小上升时间变化。否则后面CFD参数调得再好，系统时间分辨率也会受限。

3. 电路实现方案：延迟线、衰减网络与过零比较器的选型

3.1 延迟支路的三种工程实现与取舍

实现延迟td最常见的方式有三种：同轴电缆、PCB微带线、集总LC延迟线。

同轴电缆是我的首选，尤其是RG316/U这类50Ω半刚性或柔性电缆，速度因子约0.69，延迟量约4.9ns/m。需要1ns延迟，剪一段约20cm电缆就行；需要5ns延迟，就要约1m。电缆方案带宽高、损耗低、温度系数相对可控，调试时还可以剪短一点微调。缺点是物理尺寸大，在紧凑PCB上不好布局。

PCB微带线的特点是延迟量与板材有关。FR4介质板上的50Ω微带线，信号传播速度大约是光速的0.5~0.6倍，延迟量在5.5~6ns/m量级。如果延迟要求小于1ns，PCB走线很方便，但超过2ns就需要很长的蛇形走线，占板面积大，且相邻走线串扰和阻抗不连续容易引入额外反射。只推荐在固定延迟且延迟量很短的场合使用。

集总LC延迟线由多节电感电容组成人工传输线，在窄带或中等带宽下可以做到小型化，但高频响应受LC截止频率限制，而且元件寄生参数对延迟精度影响大。现在也有现成的射频延迟线模块，性能好但价格贵。我个人做法是：原型阶段一律用同轴电缆，延迟参数验证明白后再决定要不要在PCB上集成固定延迟。

3.2 衰减网络与输入缓冲的常用拓扑

衰减系数f通常由精密电阻分压网络实现。最简单的分压是两个高精度电阻，从输入节点取电压到分压点，分压点再接比较器或运放的高阻输入端。但绝不能随便在50Ω传输线上直接并联分压电阻，否则会破坏输入阻抗匹配，产生反射。

工程上比较稳妥的结构是：信号进入模块后先经过50Ω终端电阻到地，终端节点后再做星形分配。延迟支路可以直接连到延迟电缆；衰减支路则经过宽带缓冲器再接分压网络。缓冲器可以是高速运放组成的电压跟随器，也可以是专用射频缓冲器。加了缓冲之后，分压网络不需要考虑源阻抗匹配，比例只由两个电阻决定，精度和稳定度都更好。

衰减电阻建议用0.1%精度、低温度系数的金属膜电阻。衰减系数f通常做成一脚可调电位器加串联固定电阻的形式，方便在调试时微调。电位器要选多圈式，否则0.01的分辨率都很难调出来。可调范围一般设计在0.1到0.6之间比较合适。

3.3 相减与过零检测：比较器直接实现还是先减法再比较

CFD的输出级有两种典型架构。第一种是把延迟信号接比较器正端，衰减信号接比较器负端，比较器翻转的瞬间就是相减信号过零的时刻。这样做节省器件、路径短，但比较器输入共模电压会随信号幅度大幅变化，对比较器输入共模范围要求高。而且比较器的失调电压会直接叠加到“过零”判定上，如果失调偏大，时间游动残余就会增加。

第二种是先做一次模拟减法，得到一个真正的双极性过零信号，再接高速比较器做过零检测。模拟减法可以用宽带差分放大器完成，比如AD8130、LMH6550这类固定增益差分芯片，也可以用高速运放搭减法器。差分放大器输出阻抗低，后续比较器输入端看到的是干净的过零信号，共模问题小得多，调起来也直观。代价是增加了一级有源器件，噪声和多一级带宽限制需要考量。

对绝大多数应用，我更推荐第二种方案。调试时你可以直接在差分放大器输出端看双极性波形，用示波器直接量过零位置，非常直观。而且比较器只需要关注过零，不需要处理大共模信号，选型范围宽很多。

3.4 输出电平与单稳态整形：给TDC一个干净沿

比较器输出的边沿只是一个跳变，后面的时间数字转换器（TDC）需要的是一个干净、低抖动的定时沿。很多高速比较器输出LVPECL或LVDS电平，可以直接接FPGA的差分输入或专用TDC芯片。如果必须输出NIM标准负脉冲（50Ω上约-800mV、宽度几ns到几十ns），就需要做电平转换和单稳态整形。

一个比较实用的做法是用高速单稳态触发器或RS触发器锁定比较器的输出，保证一个输入脉冲只产生一个输出脉冲，避免多次过零造成假触发。如果用的是LVPECL比较器，单稳态可以选ECL家族的芯片，或者直接用FPGA内部逻辑做上升沿检测和再整形，重点是要保证沿的斜率足够快。

我的经验是：只要后端能接受，尽量用比较器原生电平输出，不要额外加一堆转换电路。每多一级电平转换，就多消耗一点边沿裕量和时间抖动预算。NIM电平只是为了兼容老式核电子学机箱，现代采集系统基本都用LVDS或LVCMOS了。

4. 参数设计：延迟时间与衰减系数如何针对探测器信号确定

4.1 延迟时间以信号上升时间作为基准

延迟td不是随意定的，它决定了过零点落在原输入信号上升沿的哪个位置，也决定了定时点的斜率。实际设计中，通常取信号10%~90%上升时间tr的0.25~0.5倍。为什么是这个范围？

如果td太小，相减后的双极性信号幅度太小，过零斜率低，时间抖动变大；如果td太大，过零点会靠近甚至越过信号顶端，一旦原信号顶部出現衰减或拖尾，定时点就不再稳定。对以高斯型或指数上升型为代表的探测器脉冲，td在0.3~0.4倍tr附近通常能兼顾斜率和稳定性。

td的具体值确定后，再换算成延迟线长度。以RG316电缆延迟约4.9ns/m计算，tr=5ns的信号取td=2ns，电缆长度约为40.8cm。注意这需要把PCB走线长度、连接器长度一并计入，实际裁剪时先多留2~3cm，用TDR或示波器实测后再剪短。

4.2 衰减系数在0.2～0.5之间调节的本质

衰减系数f的选取可以理解为调节过零点在上升沿上的位置。为了更直观，假设输入信号上升沿近似线性，延迟td=0.4tr。那么在过零点附近，要使交点落在上升沿上，要求：

$$t_0 = \frac{t_d}{1-f} < t_r$$

代入td=0.4tr，可得f<0.6。也就是说，衰减系数如果太大，过零点已经超出上升沿，就失去恒比意义了。通常f取0.2~0.5，正是为了让过零点落在上升沿的中下部到中部区域。

f太小的话，过零点对应原信号幅度很低，容易受基线噪声和比较器失调影响；f太大，过零点斜率会降低，而且信号顶部形状对定时影响加剧。实际工程中，我会先把f设在0.3左右，然后通过时间游动测试微调。如果发现大信号和小信号的峰位偏差还在，就先检查延迟长度和比较器失调，最后才去动f。

4.3 实例：5ns上升时间PMT信号的CFD设计数值

假设PMT输出负脉冲，上升时间tr=5ns，半高宽约20ns，幅度范围200mV~2V。取td=2ns，对应RG316电缆约40.8cm。取f=0.3，过零点对应的原信号幅度约30%，大信号时600mV，小信号时60mV。

比较器选型方面，TLV3501这类4.5ns上升时间的比较器在这个场景勉强可以用，但更推荐LMH7322或ADCMP606这类亚纳秒级比较器，因为过零信号斜率约几十mV/ns，比较器本身延迟波动要稳在几十皮秒量级就需要极快的沿响应。差分放大器选AD8130或类似带宽不低于300MHz、压摆率足够高的芯片。

常规做法里，衰减网络用0.1%精度电阻，延迟电缆用标准50Ω同轴线。输入端要加限幅保护，防止大信号损坏比较器。这个例子里整个模块的时间游动实测目标可以做到输入动态范围10:1时小于100ps，比较好的布局下能做到50ps左右。

5. 工程调试与实测：把原理图变成稳定工作的模块

5.1 上电后的第一组波形与判定标准

CFD模块焊接完不要急着接探测器，先用信号源灌入一个模拟探测器脉冲。在示波器上同时看输入信号、延迟支路信号、衰减支路信号和相减输出。第一步确认衰减比例和延迟量是否符合设计。如果衰减支路输出是输入的0.3倍但波形有振铃，说明分压网络或缓冲器带宽不够；如果延迟支路波形幅度比输入小很多，说明电缆损耗或阻抗失配。

接着看相减后的双极性波形：应该是一个先负后正（或先正后负）的干净过零信号，过零处斜率陡峭，没有台阶。比较器输出应该是一个边沿干净的脉冲，用余辉模式观察没有额外抖动。如果比较器输出出现多脉冲，先检查比较器输入附近有没有振铃，以及比较器输出到负载之间阻抗是否匹配。

5.2 time walk与时间抖动的实测流程

测time walk最直接的方法是用任意波形发生器输出幅度可调的模拟探测器脉冲，同一波形复制成两路：一路进待测CFD，另一路用同步输出作为参考触发。用TDC或高带宽示波器测量同步参考沿与CFD输出沿的时间差。

把输入幅度从200mV扫到2V，每隔一小格记一次时间差峰位。理想情况下峰位是一条平线，平线的起伏就是time walk。如果曲线呈明显单调倾斜，多半是衰减系数或延迟长度偏了；如果低幅度区偏差大，看是不是小信号下噪声造成的触发点偏移。

测量随机抖动时，固定输入幅度不变，统计时间差的标准差。CFD输出沿的抖动来源主要是过零信号斜率、比较器等效输入噪声和电源纹波。抖动和time walk是两回事，测试时一定要区分，否则后续优化方向会跑偏。

5.3 高频PCB布局与去耦的硬性经验

CFD电路对布局走线非常敏感。输入信号进入后要尽快把终端电阻、缓冲级、延迟分支摆在一个很小的区域内，避免信号一进来就在长走线上反射。比较器或差分放大器的反馈电阻尽量靠近芯片引脚，走线越短越好。

电源去耦不是象征性地放几个电容就行。每个有源器件电源脚要就近放100pF和100nF陶瓷电容，再在板级放1μF钽电容，高频去耦电容接地过孔要尽可能靠近电容焊盘。正负电源供电时，注意两个电源平面都要完整，不要在比较器输入走线下方形成地平面开槽。

延迟电缆在板内布置要远离数字电路和电源走线。如果电缆在机箱内绕线，要避免与电源线捆扎在一起。PCB板边尽量铺地，输入端加ESD保护器件，钳位二极管要用低电容型号，否则会拖慢信号边沿。

5.4 常见故障排查表：假触发、过载恢复、温漂

以下是调试CFD时我遇到过的典型问题和解决方向：

过载恢复是最容易被忽略的问题。很多CFD模块小信号性能测下来很好，一接到真实探测器上就不行，就是因为真实信号动态范围很大，大信号把前级打饱和了，恢复期间来了一个小信号就无法正常触发。解决思路是在输入端加背靠背二极管钳位，或在前置放大器里做增益压缩。

结束语：一点经验与扩展思路

以我自己的调试体会，CFD模块最容易出问题的地方往往不是原理推导，而是工程细节。衰减电阻精度、延迟电缆长度、比较器失调、电源纹波，任何一项不到位都会表现为时间游动或抖动超标。调试时一定要先确认每一级波形正常，再进系统测试，不要一上来就试图用参数补偿掩盖硬件问题。微调顺序建议是：先调延迟长度，再调衰减系数，最后校准比较器失调，这样每一步都有明确物理意义。如果做多通道系统或需要灵活改变定时参数，数字CFD是值得考虑的方向，但低延迟、低功耗、硬实时输出的前端里，模拟CFD依然是极其可靠的选择。