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简介：华中科技大学《计算机组成原理》课程CPU设计实验的完整实验报告，面向计算机专业本科生、考研复试准备者以及正在学习MIPS体系结构与Logisim仿真平台的读者。报告系统记录了单周期与多周期两类32位MIPS CPU的设计全过程，覆盖8条核心指令的硬布线控制器、微程序控制器实现，并附有基于冒泡排序程序sort.hex的测试验证、故障调试及性能分析，同时提供了数据通路示意图和控制信号功能表等关键设计资料。包体为1个docx文档，共2.8MB，内容包含设计要求、方案设计、实验步骤、故障与调试、测试与分析以及总结与心得等完整章节，结构清晰，可直接参考或作为课程设计模板。目前已有12110人浏览学习，适合需要完成同类CPU设计实验、撰写实验报告或理解数据通路与控制器的读者下载使用。

1. CPU设计实验：这门课绕不过去的那份报告

计算机组成原理这门课里，CPU设计实验是压轴的大作业，也是检验"课本知识能不能兑现成硬件"的试金石。华中科技大学的这份实验报告以docx存档，真正的工作量却全在Logisim原理图或者Verilog代码里：把MIPS指令子集翻译成一条条微命令，让程序计数器、寄存器堆、ALU和存储器在限定拍节内协作完成取指、译码、执行、写回。这篇文章按"指令集→数据通路→微程序→仿真排错→报告成稿"的顺序，把每一步的选型理由、关键参数和坑位讲清楚。适合正在做单总线或单周期CPU实验的学生，也适合需要快速判断这类实验报告完成度的工程师。

2. 单总线CPU的指令集与数据通路设计：先订指令，再挂总线

数据通路和指令集是互相锁定的：指令需要的操作决定总线怎么连，反过来总线带宽又决定指令要拆成几拍。做实验不能一上来就连线，先把指令子集和部件参数定下来。唐朔飞教材里的单总线CPU原型是这类实验的常见蓝本，常见做法是先列一张指令功能表，标注每条指令用到哪些部件，再画数据通路框图。

2.1 MIPS子集选多少条：8条指令的覆盖逻辑

大多数课程实验要求的指令在8到12条之间，选型逻辑不是"越多越好"，而是覆盖MIPS的三种基本格式：R型、I型（算数/访存）、I型（分支）。典型配置是R型取add、sub、and、or、slt，I型取addiu、lw、sw，再加一条beq条件转移，需要跳转时补j。这套子集能完整检验ALU的运算与零标志、寄存器堆的读写、存储器的按字访存、PC的顺序递增以及条件转移这五条关键路径。

每增加一条指令，代价不止是控制ROM多几行。在单总线结构里，新指令如果有新的操作数来源，就要给总线增加一个三态门，微程序也要多一段执行序列。所以报告里写清"为什么选这8条"比只贴指令表得分高，理由可以落在"每个功能部件都被至少一条指令覆盖，且没有冗余指令"。

2.2 单总线结构：所有部件共享一根数据线意味着什么

单总线CPU把所有部件的数据端并联到一条32位总线上，任意时刻只能有一个驱动源在送数据，其他驱动的三态缓冲器必须处于高阻态。这个约束直接决定了CPU必须多周期工作：一次ALU运算至少四拍，把源寄存器值送上总线到A锁存器，把第二个操作数送B锁存器，ALU结果回总线，再从总线写入目的寄存器。

与单周期CPU相比，单总线把组合逻辑路径拆短了，每个节拍只做一次"总线传递"或"存储器访问"，时序约束更宽松，但指令周期变长。华科实验路线通常就是"单总线多周期+微程序控制器"，因为连线规整、控制逻辑用ROM查表，调试和写报告都直观。如果换成单周期MIPS CPU，数据通路里会到处是多路选择器，控制信号也变成纯组合逻辑，两者选哪个，要按课程要求的落点决定。

2.3 关键部件参数表：先定规格再画图

这里面最容易含糊的是寄存器堆的读端口。若寄存器堆只有一个数据输出口，Rs和Rt必须分两拍读；若用双读口设计，可以把两个操作数同时打入ALU的两个锁存器，执行段省掉一拍。写报告时建议把寄存器堆的端口图画清楚，这经常是答辩时被追问的细节。

关于存储器时序：华科实验里强调"现代时序"，即存储器读操作在一个节拍内直接返回有效数据，不需要CPU等待应答。在Logisim里，RAM的异步读输出天然满足这一要求；写操作则由写使能和时钟沿共同限定。这一点与"传统时序"里需要MREQ握手信号的做法不同，报告里把两种读写波形画出来能明显加分。

3. 单总线CPU的微程序设计：把指令拆成拍节和微命令

微程序控制器的本质，是用ROM内容代替逻辑电路：每条指令的执行过程被拆成若干拍，每拍对应一条微指令，微指令里的控制字段直接就是各功能部件的使能信号。设计顺序是：先写指令周期流程，再定微指令格式，最后填控制存储器内容。

3.1 指令周期拆解：从取指到写回要几拍

取指微程序是"公操作"，通常固定三段。第一拍把PC送上总线并写入MAR，同时PC自增，准备取下一条指令；第二拍按MAR访问存储器，读出内容锁存到MDR；第三拍MDR送上总线写入IR，同时把IR的OP字段送到微地址形成逻辑，转到对应执行微程序。这三拍对所有指令完全一样。

执行段以add为例，单总线下的分解是Rs→A、Rt→B、ALU(ADD)→总线、总线→Rd四拍。如果寄存器堆是双读口，前两拍合并成一拍。lw的执行段要五拍：Rs送A、立即数扩展送B、ALU求地址、访存到MDR、MDR写回Rt；加上取指三拍，整条lw约八拍。每多一拍，控制ROM就多一条记录，调试时多一个观察点。

3.2 微指令格式：控制字段、判别测试与下址

微指令通常由三部分构成。控制字段每一位对应一个微命令，同一拍互斥的命令在设计控制位时就要保证不会同时置1；判别测试字段决定下一条微地址如何形成；下址字段给出顺序情况下的下一微地址。

微地址转移是微程序控制器里最容易写错的地方。按OP映射的做法是以指令OP字段作索引，加到一个基地址上，直接跳进该指令的执行微程序段起点。beq这类条件转移则测试ALU输出的零标志：Z=1时执行PC替换，Z=0时顺序取下址字段。教学CPU里，转移目标常简化为"PC+符号扩展立即数"（字偏移），省去左移、拼接和额外加法，报告里写明这一语义即可。

3.3 微程序代码示例：取指、add、lw、beq四段

下面这段是微程序表的文本表示，左边微地址，中间微命令，右边下一微地址或转移条件。微地址只是为了讲清流动方向临时编的，正式填表时按你的控制ROM布局重排。注意每行只能有一个"→总线"的微命令，这是单总线的硬约束。

; 取指公共段（公操作） 0x00: PC→MAR, PC+1 NEXT=0x01 0x01: M(MAR)→MDR NEXT=0x02 0x02: MDR→IR, 按OP映射 NEXT=MAP(OP) ; add $rd, $rs, $rt 执行段 0x04: Reg[Rs]→A NEXT=0x05 0x05: Reg[Rt]→B NEXT=0x06 0x06: ALU(ADD)→总线 NEXT=0x07 0x07: 总线→Reg[Rd], 转取指 NEXT=0x00 ; lw $rt, off($rs) 执行段 0x08: Reg[Rs]→A NEXT=0x09 0x09: 符号扩展立即数→B NEXT=0x0A 0x0A: ALU(ADD)→MAR NEXT=0x0B 0x0B: M(MAR)→MDR NEXT=0x0C 0x0C: MDR→Reg[Rt], 转取指 NEXT=0x00 ; beq $rs, $rt, off 执行段 0x10: Reg[Rs]→A NEXT=0x11 0x11: Reg[Rt]→B NEXT=0x12 0x12: ALU(SUB), 测试Z Z=1→0x13, Z=0→0x00 0x13: PC←PC+off, 转取指 NEXT=0x00

lw段里A持有基地址，B持有扩展后的偏移量，ALU相加结果进MAR而不是寄存器堆，这是访存指令和运算指令的主要差别。beq段做的是减法，目的是设置零标志，结果本身不进任何寄存器。多个R型指令的OP字段都是0，只靠OP映射区分不了add和sub，常见做法是让R型共用执行段入口，段内再对funct字段做二次译码，把运算类型送给ALU。

3.4 硬布线控制器：什么情况才值得换掉微程序

硬布线控制器用状态机和组合逻辑取代控制ROM，速度更快，状态转换也直观。但它的缺点是可读性差：每增加一条指令都要改状态转移表甚至状态编码，实验中出错后从波形里反推状态很痛苦。微程序控制器的好处正好相反，扩展指令只增加ROM条目，调试时可以顺着微地址逐步查看。单总线CPU本来就以多拍换简单硬件，ROM读出的时间开销完全可以接受。只有当课程要求做"单周期CPU"或流水线设计时，硬布线才更贴近实际处理器的做法。

4. 把单总线CPU跑起来：Logisim搭建与仿真排错

原理图阶段结束后，剩下的工作就是让机器在仿真器里一格一格往前走。常见落地方式有两种：用Logisim画原理图，或者用Verilog写行为级模型。前者适合看信号流动，后者适合批量回归验证。下面把两条路的关键步骤都过一遍。

4.1 Logisim搭建的最小步骤：子电路、总线与时钟

启动Logisim后，建议按子电路组织工程：ALU、寄存器堆、微程序ROM、数据RAM各占一个子电路，顶层只有总线、三态门和控制器。这样做的理由是总线上的三态门数量很多，顶层如果堆成一张大图，连线错误几乎没法查。

java -jar logisim-evolution.jar # 新建工程后按 项目→添加电路 建 ALU / RegFile / ROM / RAM 四个子电路 # 顶层用32位导线连接所有三态门输出，时钟信号统一接入各寄存器CLK

搭建顺序建议这样走：

1. 按2.3节参数表先把寄存器堆、ALU、RAM、ROM四个子电路做完，每个子电路单独仿真验证一遍。
2. 顶层用Tunnel标签或直接导线把所有部件的数据端引向总线，每个输出端加三态缓冲器，使能端接微命令译码输出。
3. 时钟线接到PC、IR、MAR、MDR、寄存器堆写口和控制存储器的微地址寄存器上，调试阶段全部用同一个时钟源。
4. 从手动时钟开始单拍推进，观察PC、IR、MDR的变化，确认取指三拍拍拍有反应。

时钟配置上，调试阶段强烈建议用手动时钟：每次触发一个上升沿，检查一个结果。如果一上来就跑自动时钟，每个模块的动作太快，根本看不清哪一拍出错。等整个程序能跑完后，再改成自动时钟截图也来得及。

4.2 Verilog参考骨架：微程序控制器的三个字段

如果课程允许用Verilog，或者你想在写报告前用iverilog快速回归一遍微程序，可以先只写控制器核心。下面的模块把控制ROM和微地址寄存器封装在一起，C字段在顶层例化时接各三态门使能和寄存器写使能。

// 微程序控制器参考骨架：C字段接数据通路，P字段决定下址来源 module ucontroller( input wire clk, input wire rst, input wire zero, // ALU零标志，供beq测试 input wire [5:0] op, // 当前指令OP字段 output reg [7:0] uaddr // 微地址寄存器（MPC） ); reg [25:0] urom [0:255]; // {C[15:0], P[1:0], NA[7:0]} wire [15:0] C = urom[uaddr][25:10]; wire [1:0] P = urom[uaddr][9:8]; wire [7:0] NA = urom[uaddr][7:0]; // 实际使用时用 $readmemh("microcode.hex", urom) 加载微程序 always @(posedge clk) begin if (rst) uaddr <= 8'h00; // 复位回到取指段起点 else case (P) 2'b00: uaddr <= NA; // 顺序转移 2'b01: uaddr <= zero ? NA : uaddr + 8'd1; // beq判别 2'b10: uaddr <= {2'b01, op}; // OP映射到0x40以上 default : uaddr <= uaddr; endcase end endmodule

判别字段P取01时，zero为1跳转到NA指定的分支微地址，为0则顺序加1，beq的"不转移"路径不用单独占ROM条目。P取10时把6位OP拼到微地址高两位后面，入口落在0x40到0x7F区间，避开0x00到0x3F的取指公共段。R型指令OP全是0，会映射到同一个0x40入口，段内再用funct字段选ALU运算类型，这样控制ROM最省空间。

4.3 指令与数据存储器的初始化文件

在Logisim里，指令存储器用ROM元件，数据存储器用RAM元件，两者都能从文件加载初始内容。下面给一个数组求和测试程序的汇编源码和对应机器码映像，8条指令覆盖addiu、lw、add、sw、beq五类操作。

# 数组求和：S1 = a[0] + a[1]，结果写回 a[2] addiu $s0, $zero, 0 # 数组基址（字地址 0） addiu $s1, $zero, 0 # 累加器清零 lw $t0, 0($s0) # a[0] -> $t0 add $s1, $s1, $t0 # sum += a[0] lw $t0, 4($s0) # a[1] -> $t0 add $s1, $s1, $t0 # sum += a[1] sw $s1, 8($s0) # a[2] = sum loop: beq $zero, $zero, loop # 自循环停机，imm = -1

对应的指令ROM映像可以直接粘贴进Logisim的ROM编辑窗口，或存成hex文件加载：

v2.0 raw 24100000 24110000 8e080000 02288820 8e080004 02288820 ae110008 1000ffff

手工汇编时注意MIPS各字段顺序是OP在前，rs、rt、rd依次排列。以add $s1,$s1,$t0为例，字段是OP=0、rs=17、rt=8、rd=17、shamt=0、funct=0x20，拼出来就是0x02288820。lw的OP是0x23，sw是0x2B，addiu是0x09，beq是0x04。初学阶段最大的坑是把OP和funct记混，导致ROM里整条指令被译错。数据RAM把0号字和4号字分别填成5和8，8号字留0作结果位；程序跑完后寄存器$s1和存储器8号字都应为0xD，这就是验证CPU正确性的标准。

4.4 单总线CPU三类高频故障与定位方法

第一类是总线竞争，症状是Logisim里总线上出现红叉，原因是同一拍有两个"→总线"的微命令同时置位。定位方法很机械：打开微程序表逐行检查，确保每拍只有一个三态门使能；调试器里用探针把三态门使能信号引出来，能更快定位是哪一拍冲突。

第二类是寄存器写入时序问题。寄存器堆的写使能如果和时钟沿配合不好，会出现"写进去的值是上一拍的总线值"的怪现象。常见做法是让写操作发生在节拍末的上升沿，数据在节拍内稳定到达，寄存器的建立时间才有保证。排错时注意目标寄存器是否"慢了一拍"，如果是，先查时钟连接，再查写使能是否在正确的微地址上有效。

第三类是访存与写回的重叠问题。Logisim的RAM在WE有效时，输出端行为可选"输出旧值"或"输出新值"，如果你的设计里有"读同一周期刚写过的字"这类冒险，必须固定RAM当前的读写语义，否则对拍节时仿真结果和手工推导对不上。

提示：在总线、PC、IR、MDR、微地址这五个位置上各加标签和探针，Logisim仿真时就能实时追踪数据流动。大多数"结果不对"的问题，顺着微地址和总线值的对应关系走一遍就找到了。

5. CPU设计实验报告的成稿技巧：从跑通到讲清楚

老师看报告最关心两件事：CPU是否真的按设计跑通了，以及你懂不懂每一拍发生了什么。指令轨迹表比大段波形截图更直接：每行记录一拍的主要微命令和总线值，跑几条指令对齐几行。下面示例只列取指段三个节拍。

表里的PC、IR、总线值都要从仿真器里按拍抄出来，和微程序表对照，能证明每个控制信号确实在预期节拍有效。总线值在拍2记为高阻，是因为访存数据先锁入MDR，第三拍才经总线写入IR；这一笔恰好能体现单总线的分时特性。PC用字地址表示，若课程要求字节地址，把表头改成"PC×4"即可。轨迹表覆盖add、lw、beq三条代表性指令就够，不需要全程序逐行打印。

docx报告按固定顺序组织即可：实验目的、指令系统设计、数据通路框图、微指令格式与微程序表、仿真验证、问题与解决。截图至少三张：数据通路全图、微程序ROM内容、带信号的波形或轨迹表，每张图下面配两三行说明，不要只贴图。答辩或审查时的常用追问有三个：增加一条指令需要改哪些地方，答案是控制ROM加一段执行微程序并扩展译码，数据通路通常不用动；最慢的是哪条指令，答案是lw，因为它要算地址、访存、写回，拍数最多；现代时序与传统时序的差别，答"现代时序下存储器读在一个节拍内完成，无需等待应答"即可过关。报告里把这几个问题的答案写进"分析与讨论"，比最后硬凑一段心得体会实际得多。

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