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简介：本资源是一份面向数字逻辑与FPGA初学者的HDL实践教学指导书，适用于高校电子类、计算机类专业课程实验及自学进阶。聚焦Verilog HDL设计核心能力培养，完整覆盖十进制计数器建模、七段数码管驱动译码、按键硬件消抖三大关键模块，并延伸至四位一体数码管动态扫描显示，配套ISE Foundation 10.1全流程操作（工程创建、代码编写、功能仿真、引脚约束、硬件下载与Chipscope在线调试）。资源为单文件PDF，共1个302KB文档，内容结构清晰，含实验目的、原理图、端口定义、模块划分、Verilog代码要点提示、引脚锁定表及扩展任务说明，可直接用于Spartan 3E-Starter开发板实操验证。目前已有196人学习下载，是理解时序电路设计、信号同步控制与硬件调试闭环的典型入门级实战资料。

1. 十进制计数器不是“数到10就停”，而是异步复位+同步使能的时序锚点

在 FPGA 数字系统里，一个看似简单的“0→1→2→…→9→0”循环，实际是检验时序建模能力的第一道硬门槛。很多初学者写完if (sum == 4'd9) sum <= 4'd0;就以为完成了十进制计数器，结果上板后数码管乱跳、进位信号毛刺、按键一按就锁死——问题往往不出在逻辑本身，而在于对CLR（异步清零）、ENA（同步使能）和CLK（采样边沿）三者时序关系的误判。本实验使用的 Digilent Spartan-3E Starter 板搭载 50MHz 系统时钟，但计数输入clk来自机械按键 V16，未经消抖的原始电平抖动可达 10ms 量级，远超 FPGA 触发器建立/保持时间要求。若直接将抖动信号接入计数器时钟端，会引发亚稳态传播，导致SUM寄存器输出不可预测值，进而使七段译码输出错码、COUT进位丢失或误触发。因此，这个“十进制计数器”本质是一个带防护边界、可验证、可调试的最小完整数字子系统：它强制你把异步输入（按键）、同步控制（使能/复位）、组合输出（译码）和片内观测（ChipScope）全部串成闭环。适合刚学完组合逻辑、正要切入时序电路设计的本科生，也适合想补全 FPGA 工程落地细节的转行工程师——因为这里没有抽象的波形图，只有真实引脚约束、PULLDOWN 电阻配置、CLOCK_DEDICATED_ROUTE=FALSE的绕过写法，以及 ISE 10.1 中必须面对的 license 限制与综合报告解读。

2. 异步复位与同步使能的 Verilog 实现：为什么 always 块顺序和敏感列表决定功能正确性

2.1 异步复位必须独占敏感列表最高优先级

在 Verilog 中，异步复位信号CLR的行为必须在always块的敏感列表中以posedge CLK or posedge CLR形式声明，且if (CLR)分支必须置于if (ENA)和计数逻辑之前。这是硬件综合器生成真正异步复位触发器（如 Xilinx LUT+FF 结构中的R端）的唯一可靠方式。若写成always @(posedge CLK)内嵌if (CLR)，综合器会将其解释为同步清零，导致CLR高电平时需等待下一个CLK上升沿才生效，失去“立即复位”能力。

// ✅ 正确：异步复位优先级最高，敏感列表含 posedge CLR module cnt10 ( input CLK, input CLR, input ENA, output reg [3:0] SUM, output reg COUT ); always @(posedge CLK or posedge CLR) begin if (CLR) begin SUM <= 4'd0; COUT <= 1'b0; end else if (ENA) begin if (SUM == 4'd9) begin SUM <= 4'd0; COUT <= 1'b1; end else begin SUM <= SUM + 1'b1; COUT <= 1'b0; end end else begin // ENA=0 时保持原值，不写 else 会导致 latch 推断 COUT <= 1'b0; end end endmodule

提示：else if (ENA)后必须跟else分支显式赋值，否则综合器会推断出锁存器（latch），在 Spartan-3E 中可能引发布线失败或时序违例。ISE 综合报告中若出现WARNING:Xst:737（latch inferred），即为此因。

2.1.1 参数化设计：避免 magic number 提高可维护性

硬编码4'd9降低模块复用性。应改用参数定义计数上限：

parameter WIDTH = 4; parameter MAX_COUNT = (1 << WIDTH) - 1; // 十进制即 9，二进制即 15 // ... if (SUM == MAX_COUNT) begin SUM <= 4'd0; COUT <= 1'b1; end

这样未来扩展为十二进制（MAX_COUNT=11）或十六进制（MAX_COUNT=15）只需修改参数，无需重写逻辑。

2.2 同步使能必须嵌套在时钟有效沿内，且禁止跨 always 块驱动同一寄存器

ENA是同步使能信号，其有效性仅在CLK上升沿被采样。关键约束是：SUM和COUT只能由这一个always块驱动。若错误地将COUT生成拆到另一个always @(posedge CLK)块中，ISE 综合器会报错ERROR:Xst:528（multi-source on signal），因为硬件无法实现两个独立触发器同时驱动同一根布线资源。

2.2.1 时序仿真 vs 功能仿真：何时必须做时序仿真？

本实验说明“系统对时序没有要求，可省略时序仿真”，这是因clk输入来自按键（频率 < 10Hz），远低于 FPGA 器件速度等级（Spartan-3E 最高支持 200MHz）。但若将CLK改为 50MHzClk_50m直接驱动计数器，则必须进行时序仿真（Post-Route Simulation）：

• 功能仿真（Behavioral Simulation）只验证 RTL 逻辑，忽略门延迟和布线延迟；
• 时序仿真（Timing Simulation）加载布局布线后的 SDF 文件，能暴露CLR释放后因布线延迟导致的恢复时间（recovery time）违例，或ENA信号毛刺未被滤除引发的亚稳态。
  ISE 中双击Simulate Post-Place & Route Model即可启动时序仿真，需确保测试激励中CLR和ENA的变化满足器件数据手册规定的Tsu（建立时间）和Th（保持时间）。

2.3 消抖模块的分层实现：电平检测 + 延时确认，而非简单打拍

机械按键抖动本质是毫秒级电平震荡，不能靠两级 DFF 打拍（metastability resolution）解决，因其无法保证抖动窗口内电平稳定。本实验提供的消抖模块采用三级结构：

其核心是delay_module中的计数器：

// delay_module.v 片段：基于 50MHz 时钟生成 20ms 延时 parameter DELAY_CNT = 20_000_000 / (1 / 50_000_000); // = 1_000_000 reg [19:0] cnt; always @(posedge clk_50m or posedge rst) begin if (rst) cnt <= 20'd0; else if (cnt < DELAY_CNT - 1) cnt <= cnt + 1'b1; else cnt <= 20'd0; end assign delay_done = (cnt == DELAY_CNT - 1);

注意：DELAY_CNT计算必须用整数除法，ISE 不支持浮点运算。此处20_000_000是 20ms 对应的 50MHz 时钟周期数（20e-3 * 50e6 = 1e6），下划线_仅为可读性，Verilog 编译器自动忽略。

2.3.1 消抖后时钟clk_out的生成逻辑

debounce_module将delay_done与L2H_Sig组合，仅在按键释放后延时完成时输出单周期脉冲：

// debounce_module.v 片段 reg [1:0] pulse_reg; always @(posedge clk_50m) begin pulse_reg <= {pulse_reg[0], L2H_Sig & delay_done}; end assign clk_out = pulse_reg[1] ^ pulse_reg[0]; // 上升沿检测

该设计确保clk_out每次按键操作仅产生一个干净上升沿，直接送入cnt10的CLK端，彻底规避抖动影响。

3. 共阳极七段数码管译码：从真值表到 case 语句的映射与优化

3.1 理解共阳极特性：输出低电平点亮段选

实验指导书表 2-1 明确标注“共阳极数码管”，意味着数码管公共端COM接VCC（高电平），各段A~G需输出低电平才能导通 LED。例如显示数字0，需A,B,C,D,E,F亮（G灭），对应输出out[6:0] = 7'b0000001（out[0]=A, out[1]=B, ..., out[6]=G）。但表中给出的“对应码”列为1001100，实为out[6:0]的反码（即~7'b0000001 = 7'b1111110），需仔细核对引脚定义。

3.1.1 标准共阳极编码表（按 out[6:0] 顺序）

提示：ISE 综合器对case语句默认生成优先级编码器（priority encoder），若sum为 4-bit 无符号数，casez或casex可处理x/z值，但本实验中sum来自计数器，不会出现不定态，用标准case即可。

3.2 两种实现方式对比：assign 与 always 的面积/速度权衡

// ✅ 推荐：always @(*) + case，含 default 防止 latch module led ( input [3:0] sum, output reg [6:0] out ); always @(*) begin case (sum) 4'd0: out = 7'b0000001; 4'd1: out = 7'b1001111; 4'd2: out = 7'b0010010; 4'd3: out = 7'b0000110; 4'd4: out = 7'b1001100; 4'd5: out = 7'b0100100; 4'd6: out = 7'b0100000; 4'd7: out = 7'b0001111; 4'd8: out = 7'b0000000; 4'd9: out = 7'b0000100; default: out = 7'b1111111; // 全灭，防意外输入 endcase end endmodule

3.2.1 引脚约束文件（.ucf）的关键配置项解析

.ucf文件中每行NET语句定义物理引脚绑定，其语法严格：

# ✅ 正确：LOC 定义位置，IOSTANDARD 定义电平标准，PULLDOWN 启用片内下拉 NET "clk" LOC = V16 | IOSTANDARD = LVCMOS33 | PULLDOWN; NET "clk_50m" LOC = C9 | IOSTANDARD = LVCMOS33; NET "q[0]" LOC = C5 | IOSTANDARD = LVCMOS33; # A段 # ⚠️ 必须添加：非专用时钟引脚需禁用时钟路由检查 NET "clk" CLOCK_DEDICATED_ROUTE = FALSE;

• PULLDOWN：针对按键输入V16，确保未按下时引脚为确定低电平，避免悬空振荡；
• CLOCK_DEDICATED_ROUTE = FALSE：因V16非 FPGA 专用时钟引脚（如C9），此设置允许综合器将普通 IO 用作时钟网络，否则报错ERROR:NgdBuild:924；
• IOSTANDARD = LVCMOS33：匹配 Spartan-3E 的 3.3V IO 标准，若误设为LVCMOS25会导致电平不匹配，数码管亮度异常或不亮。

4. ChipScope 调试实战：从 SignalTap 到 ILA Core 的触发条件设置与波形捕获

4.1 ChipScope 与功能仿真的根本差异：观测真实硬件行为

功能仿真（如 ISE Simulator）运行在 PC 上，模型是理想化的 RTL 描述，不包含布线延迟、电源噪声、温度漂移等物理效应。而 ChipScope 是 Xilinx 提供的片内逻辑分析仪（ILA, Integrated Logic Analyzer），它将轻量级触发逻辑（Core）嵌入 FPGA 布局布线后的比特流中，直接采集真实引脚和内部节点的电平变化。二者区别如下表：

注意：ChipScope 需在综合前插入 ILA Core，并分配足够 BRAM 资源。ISE 中通过Project → New Source → IP Core → ChipScope ILA添加，选择待观测信号（如SUM[3:0],COUT,ENA,CLR），设置触发深度（建议 1024）和触发条件（Trigger Position 设为 50% 以捕获触发前后波形）。

4.2 设置多信号联合触发：定位“进位丢失”的硬件根因

假设硬件测试中发现COUT有时不翻转，但功能仿真正常。用 ChipScope 捕获步骤如下：

1. 添加观测信号：在 ILA Core 中勾选SUM[3:0],COUT,ENA,CLR,CLK（需用(* keep="true" *)保留CLK信号）；
2. 配置触发条件：
   • Trigger Mode:Basic
   • Trigger Condition:SUM == 4'h9 AND ENA == 1'b1 AND CLR == 1'b0
   • Trigger Position:512（1024 深度的中间点）
3. 下载并运行：点击Run Trigger，按下按键 V16，观察波形。

若捕获到SUM在CLK上升沿后短暂变为4'h9，但COUT未置高，则说明CNT10模块中COUT赋值存在竞争：COUT <= 1'b1与SUM <= 4'd0的执行顺序受综合器优化影响。此时需在 RTL 中强制时序：

// 修改 cnt10.v：用非阻塞赋值确保 COUT 与 SUM 同步更新 if (SUM == MAX_COUNT) begin SUM <= 4'd0; // 同一周期更新 COUT <= 1'b1; // 避免 COUT 滞后一周期 end

4.2.1 ChipScope 抓取的典型故障波形分析

5. 四位一体数码管动态扫描：从单数码管到 0-9999 循环计数的时序协同设计

5.1 动态扫描原理：人眼视觉暂留与分时复用

单数码管需 7 根段选线 + 1 根位选线（COM），而四位一体数码管有 4 个COM（COM0~COM3）和共用的 7 根段选线。动态扫描利用人眼视觉暂留（约 16ms），以 >100Hz 频率轮询点亮每位数码管：

• T0：COM0=0（低有效），out=A0（显示千位）
• T1：COM1=0，out=A1（显示百位）
• T2：COM2=0，out=A2（显示十位）
• T3：COM3=0，out=A3（显示个位）
  循环周期 < 10ms（即扫描频率 > 100Hz），人眼感知为稳定显示。

5.1.1 扫描时钟分频：从 50MHz 到 1kHz 的精确分频器

需生成 1kHz 扫描时钟（scan_clk），控制COM切换。使用参数化分频器避免 magic number：

// scan_ctrl.v：生成 1kHz 扫描时钟和 2-bit 位选信号 parameter CLK_FREQ = 50_000_000; parameter SCAN_FREQ = 1_000; parameter CNT_MAX = CLK_FREQ / SCAN_FREQ / 2 - 1; // 50e6/(1e3*2) = 25000 reg [14:0] cnt; reg scan_clk; always @(posedge clk_50m) begin if (cnt == CNT_MAX) begin cnt <= 15'd0; scan_clk <= ~scan_clk; end else cnt <= cnt + 1'b1; end // 2-bit 位选：00,01,10,11 循环 reg [1:0] sel; always @(posedge scan_clk) begin sel <= sel + 1'b1; end assign COM = (~sel); // 共阳极，位选低有效，故取反

5.2 四位计数器架构：千位/百位/十位/个位的级联进位

0-9999 计数需 4 个cnt10模块级联，高位COUT驱动低位ENA：

// top.v 片段：四位计数器实例化 wire [3:0] sum_u, sum_t, sum_h, sum_k; wire cout_u, cout_t, cout_h, cout_k; cnt10 cnt10_u (.CLK(clk_out), .CLR(clr), .ENA(1'b1), .SUM(sum_u), .COUT(cout_u)); cnt10 cnt10_t (.CLK(clk_out), .CLR(clr), .ENA(cout_u), .SUM(sum_t), .COUT(cout_t)); cnt10 cnt10_h (.CLK(clk_out), .CLR(clr), .ENA(cout_t), .SUM(sum_h), .COUT(cout_h)); cnt10 cnt10_k (.CLK(clk_out), .CLR(clr), .ENA(cout_h), .SUM(sum_k), .COUT(cout_k)); // 位选信号 sel 控制哪一位显示 wire [6:0] out_seg; led led_u (.sum(sum_u), .out(out_seg)); // 共用 led 模块

5.2.1 动态扫描的段选信号复用：根据 sel 选择对应位数值

led模块输出固定out[6:0]，需用case语句将四位sum映射到当前sel对应的段：

// seg_mux.v：根据 sel 选择显示哪一位 always @(*) begin case (sel) 2'b00: sum_disp = sum_k; // 千位 2'b01: sum_disp = sum_h; // 百位 2'b10: sum_disp = sum_t; // 十位 2'b11: sum_disp = sum_u; // 个位 default: sum_disp = 4'd0; endcase end led led_display (.sum(sum_disp), .out(q)); // q 连接到数码管段选引脚

关键技巧：sum_disp必须声明为reg [3:0]并在always @(*)中赋值，否则综合器可能推断为线网（wire）导致连接错误。ISE 综合报告中若出现WARNING:Xst:2677（unconnected port），即为此因。

最终，当clr=0,ena=1，按下 V16 按键，四位数码管将从0000开始递增，每按一次加 1，至9999后归零循环。此时COM引脚（D5）需连接至scan_ctrl模块的COM输出，而非原单数码管的固定高电平，完成从静态显示到动态扫描的升级。

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