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1. 辐射测试台上那只"看不见的手"：晶振相关RE超标长什么样

1.1 一个典型的RE测试现象

做EMC辐射发射测试这几年，我见过太多"莫名其妙"的超标案例：产品功能正常，线缆也处理过，屏蔽壳也上了，结果一上辐射发射（RE）测试台，频谱仪上还是顶出一排排整齐的尖峰。

第一次碰到这类问题时，我盯着频谱图看了半天。峰与峰之间的间隔非常均匀，像是有人拿梳子在频谱上划了一道。后来经验多了，一看到这种"梳状谱"，第一反应就是：时钟或晶振谐波。晶振的基频通常只有几兆赫到几十兆赫，真正让实验室仪器报警的，往往是它的高次谐波。基频信号本身频率低，辐射效率不高，但几十次、上百次谐波可以一路延伸到几百兆赫，甚至超过1GHz，而PCB上的一小段走线在这个频段已经是非常高效的"天线"。

RE测试里有一个容易被忽视的细节：晶振本体往往不是辐射最强的点。真正把能量送出去的，是晶振输出引脚到IC输入引脚之间的那一段走线，以及走线下方不完整的参考平面。换句话说，晶振只是"信号源头"，走线和回流路径才是"天线"。这个认知差异，决定了后续整改是白费力气还是一针见血。

1.2 频率间隔会说话：梳状谱识别法

识别晶振相关辐射，不需要一上来就抓探头满板子扫，先看频谱特征更高效。

在辐射发射测试中，如果超标谱线是一组等间隔的峰，间隔恰好等于晶振基频（或晶振频率的某个分频/倍频关系），那么这组峰基本可以锁定为晶振时钟谐波。举例来说，一块板子用了24MHz无源晶振，RE频谱上在240MHz、264MHz、288MHz处出现超标峰，间隔24MHz，那就是第10次、第11次、第12次谐波。再往后，谐波幅度通常会呈包络状下降，但受走线谐振影响，某些特定频点（比如走线长度为半波长整数倍的频点）会异常突出。

实际读谱时不能只看峰值。我一般会做两个动作：一是把频谱仪的扫宽拉大，从30MHz一直看到1GHz，数一数梳状峰的间隔；二是把分辨率带宽（RBW）从120kHz切换到1MHz，观察峰值形态。如果峰宽很窄、像一根针竖在那里，多半是晶振这类窄带源；如果峰是"馒头"状的宽带包络，那可能是DC-DC开关噪声或数字总线耦合，整改思路完全不同。

1.3 RE读点到底怎么读：读准了才谈得上整改

搜索热词里有一条是"emc测试的re的读点是什么意思"，这个词在实验室新人里问得非常多。所谓"读点"，就是辐射发射测试中最终用于判定产品合格与否的限值比较点。ETSI、CISPR、FCC等标准体系里，限值线通常是一条随频率变化的折线，比如CISPR 32 Class B在30MHz-230MHz准峰值限值是40dB(uV/m)，230MHz-1GHz是47dB(uV/m)。

读点并不等于频谱仪上最高的那个峰。正确做法是：在转台旋转和天线升降的整个扫描过程中，记录每个频点上出现的最大值，拟合成一条"最大保持"曲线，再与限值线比对。超过限值的频点才需要逐个确认。更重要的是，读点时要区分是信号自身幅度高，还是因为天线极化、转台角度偶合出来的"瞬时峰值"。有些频点换个角度就掉下去10dB，这种往往是方向性辐射，整改时优先处理辐射源头；有些频点无论怎么转都在限值之上，那基本可以确定是强谐振点，需要动布局或加滤波。

读点的频点必须记录准确，因为后续近场探测、频谱分析都要按这个频点去追。我的习惯是把每个超标频点连同裕量、极化方式、转台角度、天线高度全部记在表格里。别嫌麻烦，这个表格就是整改的"作战地图"。

2. 晶振靠三条路径把能量送上"天线"

很多人以为晶振辐射是"晶振这个小金属壳自己往外辐射"，这个理解不完整。晶振要成为辐射源，必须有一条完整的信号传输路径和回流路径。总结这些年排查的经验，晶振相关辐射主要有三条路径。

2.1 路径一：信号谐波沿走线直接辐射

无源晶振配合IC内部的反相放大器构成振荡电路，OSC_OUT引脚输出的近似正弦波（实际上往往是被整形成梯形波的时钟信号）经过走线送到IC内部，再整形为方波时钟供各模块使用。方波的频谱非常丰富，理论上有无限次奇次谐波，幅度按1/n衰减。虽然晶振本身的振荡波形还算圆润，但经过IC内部整形后的时钟方波，上升沿越陡，高频谐波能量越强。

这段时钟走线如果在表层走得很长，又没有完整的参考平面紧贴其下，走线本身就相当于一根单极子天线。高频谐波电流在走线上流动，电磁能量就向外辐射。这类辐射的特征是：近场探测时，沿着走线移动探头，幅度变化明显，走线末端和拐角处往往最强。

2.2 路径二：环路电流共模化

晶振回路由OSC_IN、OSC_OUT、晶振本体、负载电容和IC内部放大器组成。任何电流都要走闭合回路，如果回路面积大，比如OSC_OUT走线和回流地线相隔很远，或者负载电容的地过孔绕了远路，这个环路就等效成一圈环形天线。

环路天线的辐射强度和环路面积成正比。很多工程师以为晶振走线短就没事，却没注意负载电容的接地过孔离电容焊盘很远，结果回流电流被迫绕了一个大圈。整改时把过孔移到电容地焊盘旁边，仅仅这一个动作就能降3-5dB。

还有一个容易忽略的点：晶振外壳接地。金属封装的晶振如果外壳没接地，或者通过很细的走线远距离接地，外壳本身会成为浮置导体，在高频下感应出电位，变成一个寄生天线。正确的做法是晶振正下方铺地，外壳通过尽量短的路径直接连接到参考地，最好有多个过孔缝合。

2.3 路径三：参考层/馈电网络的传导耦合

第三条路径比较隐蔽。晶振通常由IC的时钟供电引脚供电，而该供电网络可能同时给其他数字电路供电。晶振振荡产生的高频纹波会顺着电源网络传导到整块PCB的其他区域，再通过其他走线或连接器辐射出去。

这种传导耦合的典型表现是：近场探测时，晶振附近反而测不到特别强的场，但在电源输入口、排线连接器附近能测到同样频率的梳状谱。这时候只处理晶振区域是不够的，需要在供电引脚加磁珠或π型滤波，把高频纹波限制在晶振局部环路内。

如果是产品做了屏蔽但RE仍超标，十有八九是屏蔽腔内走线或连接器穿透滤波没做好，这时更要从传导路径排查。

2.4 顺带说一句无源晶振的起振原理

排查时很多新人会问：为什么无源晶振一定要配负载电容？从EMC角度看，负载电容不仅决定振荡频率精度，还决定振荡波形的幅度和上升沿质量。晶振是利用石英晶体的压电效应产生谐振的，IC内的反相放大器提供增益，负载电容与晶体共同决定振荡频率。如果负载电容取值偏离IC数据手册推荐范围，振荡波形可能畸变，谐波含量反而上升。

所以，别为了省成本把负载电容随便换小或换大，EMC测试前的晶振负载电容验证是值得做的。后面我会专门讲这个参数的实际影响。

3. 一起行车记录仪辐射超标的实际整改过程

3.1 超标频谱和现象

有一年做行车记录仪项目，主控芯片是某家M系列方案，板上用了一颗12MHz无源晶振，跑出48MHz、96MHz等倍频时钟给图像传感器和DDR。RE预扫描时，在312MHz、324MHz、336MHz、348MHz这一带出现一串超标峰，间隔12MHz，最高超限值约8dB。

从间隔上看，第一嫌疑就是12MHz晶振的谐波：312MHz是第26次谐波，324MHz是第27次，依此类推。但我没有急着下结论，因为同样间隔的峰也可能是12MHz相关的其他时钟域。我先确认了主控的时钟配置，发现系统里确实有一个以12MHz为基准的倍频时钟，频点能对上，才锁定方向。

3.2 近场探测定位过程

锁定频点后，我用近场探头（直径10mm的磁场探头）在PCB上慢慢移动，配合频谱仪调谐到324MHz，观察信号强度的空间分布。结果很有意思：晶振旁边的场强并不是最高的，最高点出现在晶振到主控芯片之间的时钟走线上，以及旁边一根较长的数据线附近。

这说明辐射主要不是晶振本体发出来的，而是晶振信号经过走线后，谐波电流耦合到了相邻数据线上。数据线往往比时钟线长得多，天线效应更明显。这也解释了一个常见误区：为什么在晶振附近加屏蔽罩有时没用，因为真正的天线在别处。

我还用手持电场探头测了连接器附近的场强，发现幅度也不低。进一步检查发现，时钟走线参考平面在某一层被分割了，回流电流被迫绕道，导致整个走线区域形成一个较大的电流环路。近场探测时，我把探头的方位、高度固定，沿着走线的每一段记录强度变化，最终确定两个热点：一个是时钟走线从顶层换到内层时的过孔附近，另一个是数据线靠近PCB边缘的位置。

3.3 三步整改：驱动电阻、包地、展频时钟

定位清楚后，我没有一上来就加屏蔽罩，而是按成本从低到高顺序做了三步整改。

第一步，在晶振的OSC_OUT到主控之间串了一颗22Ω电阻。这颗电阻的作用是抑制过冲、减缓时钟信号上升沿。方波的谐波能量与上升沿时间直接相关，上升沿越陡，高次谐波越强。实测串阻后，324MHz处下降了约2.5dB。注意电阻值不是越大越好，太大会导致时钟信号变形，影响主控时序，一般从22Ω开始试，允许的话可以到33Ω。

第二步，对时钟走线做包地处理。所谓包地，就是沿时钟走线两侧各加一条接地铜皮，并沿铜皮间隔约λ/20（对应目标频率约3-5mm）打过孔连接到参考地。这一步的关键是过孔要密，否则包地铜皮变成一个浮置的谐振条，反而更糟。我当时的做法是：在时钟走线两侧各留0.3mm宽的铜皮，每隔2mm打一个地过孔，同时把走线下方参考平面被分割的地方用缝合过孔连通。实测这一步又降了约3dB，324MHz峰值基本压到限值线附近。

第三步，开启主控芯片内部的展频时钟（SSC）功能。展频的原理是把时钟频率在中心频率附近做周期性调制，把窄带能量分散到更宽的频带上，从而降低峰值幅度。展频后频谱仪上原本尖锐的峰变成"馒头包"，324MHz峰值再降约3dB。最终三项叠加，超标点从超限8dB变成低于限值6dB以上，余量充足。

3.4 复测结果与收益

整改后送外实验室复测，之前超标的频点全部消失，整个30MHz-1GHz频段最低余量也有5dB。这次整改没有增加任何成本，只是动了板上已有的电阻、走线和芯片配置，对量产来说非常友好。

要强调的是，串阻和包地对其他频段的辐射也有连带改善作用。之前数据线上耦合到的谐波噪声大幅降低，原本压线的一些频点也一并稳定了。这就是从源头治理的好处，比单纯加屏蔽罩、加磁环这种"堵"的办法更能一劳永逸。

4. 从PCB设计源头掐断晶振的辐射路径

等产品到了测试阶段再整改，终究是事倍功半。晶振相关辐射问题，绝大部分可以在PCB设计阶段就规避。下面这些要点，是我在多个项目里反复验证过的。

4.1 布局：晶振离IC近不如离地参考近

很多参考设计上写"晶振尽量靠近主控芯片"，这个说法不够精确。更准确的说法是：晶振到主控的走线要尽量短，同时晶振下方必须有一个完整的地参考平面。

这里有个容易矛盾的场景：芯片引脚很密，晶振放得离芯片近，但那个区域正好有电源层分割或大量过孔穿越，导致晶振下方没有完整的地平面。这时我宁愿把晶振稍微移远一点，也要保证下方地平面的完整性。因为走线长一点带来的辐射增加，往往小于参考平面不完整导致的回流面积增大。

晶振区域的净空也很重要。晶振本体周围2-3mm内尽量不要走其他信号线，尤其是复位、中断这类高阻抗敏感信号。晶振工作时，近场范围内存在较强电磁场，容易对邻近走线造成串扰。

4.2 布线：包地为什么不能只包一侧

包地是晶振时钟走线最常见的处理手段，但我见过不少工程师只在走线一侧包地，另一侧空着，理由是"空间不够"。这种做法效果大打折扣。包地的本质是给回流电流提供一个紧贴走线的低阻抗路径，如果只有一侧有地，回流路径依然不对称，环路面积没有有效缩小。

正确的包地做法是：

• 两侧包地铜皮尽量等宽，至少>0.2mm；
• 包地铜皮与时钟走线之间的间距不要太大，1-2倍线宽为宜；
• 包地铜皮每隔2-3mm打一个地过孔，过孔间距不大于λ/20（对于300MHz附近的谐波，约5mm以内）；
• 过孔要连接到完整的地平面，不能打在孤岛铜皮上。

走线本身尽量走直线，少拐弯。实在要拐弯，用45度角或圆弧，避免90度直角。另一个小技巧是：时钟走线不要走到PCB边缘或靠近连接器的地方，这些区域天线效应更明显。

4.3 负载电容、驱动电流与波形圆润化

无源晶振的负载电容值、IC内部的驱动电流设置，都会影响振荡波形的质量。波形越接近理想正弦波，谐波含量越少。

负载电容的计算公式是CL = (C1*C2)/(C1+C2) + Cstray，其中Cstray是PCB走线和引脚寄生电容，一般按3-5pF估算。实际取值以IC数据手册推荐值为基准，误差控制在±10%以内。我遇到过设计上把24MHz晶振的负载电容从18pF改成8pF想省空间的，结果振荡波形明显削顶，谐波能量上涨，RE超标。换回推荐值后波形恢复圆润。

有些IC允许通过寄存器调节晶振驱动电流。驱动电流过大，波形幅度高、上升沿快，谐波多；驱动电流过小，可能起振困难或振荡不稳。建议在满足起振条件和时序要求的前提下，选择较小的驱动电流档位，并实测振荡波形确认。

4.4 有源晶振与无源晶振的EMC选择

有源晶振内部集成了振荡电路，输出的是完整的方法信号，不需要依赖IC内部放大器，因此波形质量更稳定，对IC的依赖小。但它的缺点是：内部电路产生的谐波同样丰富，且电源引脚如果不加滤波，噪声会直接耦合到电源网络上。

从EMC角度，我给出的选择建议如下：

如果产品对成本敏感，用无源晶振完全没问题，只要布局布线规范、串阻和负载电容调好，RE完全能过。如果时钟频率很高（比如25MHz以上）或对时序要求苛刻，有源晶振省心不少，但一定要在电源引脚加磁珠和去耦电容，把内部振荡产生的高频纹波隔离在局部。

5. 进阶手段：展频、屏蔽与仿真验证的取舍

5.1 展频时钟的利与弊

展频（Spread Spectrum Clocking）在降低RE峰值上效果显著，现在很多主控芯片都支持。但它有两个限制需要注意。

第一个限制是展频对时序的影响。展频会让时钟频率周期性变化，对高速接口（如DDR、USB）的时序裕量产生冲击。开启展频前，要确认主控官方是否支持该接口配合展频工作，以及展频的调制率和调制波形参数是否在允许范围内。一般向下展频（Center spread或Down spread）各有适用场景，DDR等同步接口通常允许一定范围内的展频，但SATA、PCIe等高速串行接口对频率精度敏感，需要确认。

第二个限制是展频并不能降低总能量，只是把能量摊开。如果产品有抗干扰要求（比如无线模块），展频后的宽带噪声可能与无线接收灵敏度互相干扰，这时要权衡。

我通常把展频作为"最后一道调整手段"：先做好布局布线和驱动调优，再用展频争取余量。不要一上来就开展频，否则掩盖了设计缺陷，量产一致性可能出问题。

5.2 屏蔽罩和吸波材料的合理位置

前面说过，晶振辐射的根因常常不在晶振本体。如果在晶振上方加屏蔽罩，却把走线留在罩外，整改效果会很差。屏蔽罩要起作用，必须把"晶振+走线+负载电容"整个高风险区域罩住，并且屏蔽罩与地平面之间要可靠搭接，四周焊接连续，不能只点几个接地脚。

吸波材料是另一种手段。对于晶振这类局部热点，在热点上方贴一块合适频段的吸波材料，可以把近场能量转化为热量，降低天线激励。但吸波材料的频段要选对，比如问题在300MHz附近，就选对应频段的吸波片，否则效果甚微。吸波材料的代价是成本和厚度，量产时要评估。

5.3 仿真在晶振辐射问题里的正确用法

EMC仿真不是万能的，但对于晶振辐射这类"机理清晰、结构相对简单"的问题，仿真可以提前预判风险。

时钟走线的仿真重点是参考平面完整性和回流路径。可以用3D场仿真工具提取走线的高频模型，观察特定频率下的电流密度分布。如果发现电流密度在某段走线边缘集中，说明那里是潜在辐射热点，提前调整走线或增加缝合过孔。

晶振波形的仿真则要靠时域工具。把IC的IBIS模型和晶振等效电路搭起来，看OSC_OUT节点的电压波形上升沿、过冲和振铃。这类仿真精度不一定很高，但用来对比不同串阻值、不同负载电容下的波形变化趋势，非常有参考价值。

仿真不能替代实验室测试。我见过不少仿真结果很漂亮、上机器就超标的案例，原因是模型没包含连接器、线缆等实际天线因素。正确做法是：仿真做趋势预判，测试做最终验收，两者互相印证。

6. 我自己踩过的几个坑

先说一个最典型的：有一款产品，晶振附近铺了地，也包了地，但RE还是超标。查了很久，最后发现是晶振外壳的接地焊盘连到了一块"孤岛地"上，周围没有过孔连通到主地平面。外壳地变浮置，反而成了一个谐振片。从那以后，我每次检查晶振布局，都会特意确认外壳地、包地铜皮和负载电容地是不是真的通过过孔连到了完整地平面，而不是只看有没有铺铜。

第二个坑就是"串阻一味加大"。有一年为了压一个60MHz附近的AM频段干扰，我把晶振串阻从22Ω加到了68Ω，结果RE是压下去了，但主控对晶振的起振时间变长，低温下单板偶发死机。后来才知道，起振时间太长会触发主控的时钟失效复位。串阻调优一定要看波形，不能只看频谱仪。

第三个坑是展频参数照搬参考设计。不同批次的晶振、不同PCB的寄生电容，都会影响展频后的实际频谱。我在一个项目上直接照搬了主控SDK里的展频配置，结果发现展频调制频率落到了音频范围内，产品工作时能听到微弱啸叫。虽然不影响RE测试，但对用户体验是实打实的伤害。

最后再分享一个个人习惯：晶振相关改动，无论改驱动电阻、负载电容还是展频配置，都建议在样机上做A/B对比，并把频谱仪的最大保持曲线截图存档。因为晶振参数受温度影响明显，常温下调好的余量，可能在高温或低温下发生变化。留好原始数据，下次改版或换批次晶振时，能省下大量重复排查的时间。