企业官网建设流程全解析

做FPGA这几年，如果让我挑一个最容易被新手绕过、却几乎在每个稍具规模的工程里都躲不开的知识点，AXI总线协议一定排在前列。我见过太多朋友能把状态机、跨时钟域、FIFO写得有模有样，可一碰到Vivado的IP Integrator里那些一堆信号名的AXI接口就发怵，只会点"自动连线"然后祈祷综合能过。这个系列走到第11篇，我觉得是时候把这个坎正面拆开了。AXI说到底就是一套"怎么在片内把数据从一个模块搬到另一个模块"的规则，它规定了主机和从机之间怎么打招呼、怎么谈妥节奏、怎么确认收货。看懂之后你会发现，读DDR、接DMA、挂视频流、配寄存器，底层全是同一套握手逻辑在跑。这篇主要面向已经能写基本Verilog状态机、用过至少一款FPGA开发工具、但对AXI协议一知半解的朋友；我会从握手时序讲到我手写的一个AXI4-Lite从机代码，再到AXI4-Stream的背压处理和上板时踩过的坑，力求让你看完能自己动手接出一套可用的小系统。

1. 为什么FPGA工程师迟早要啃下AXI这一关

很多人学FPGA的路径是从点灯、数码管动态显示、温控风扇这类小项目起步的，这些场景里模块之间连几根线就能通信，你根本不需要什么总线。可一旦项目变复杂，比如要做基于FPGA的图像处理、要把数据从ADC搬进DDR再搬出来、要挂一个软核处理器去配置外设，问题就来了：模块一多，连线就乱成一锅粥，每个模块的接口信号名都不一样，改一个需求就要动一大片。总线协议的本质价值就是把这种"点对点蜘蛛网"变成"标准化高速公路"，所有模块都用同一套接口语言交流，想加新模块就像在路口加个出口，不影响其他部分。

1.1 从一次DMA搬数据不生效说起

我印象很深的一次调试，是做图像缓存的时候让DMA把传感器数据写进DDR。仿真里一切正常，上板后波形抓出来发现DMA发出去的写请求一个都没收到响应，整条链路就卡死了。查了两天，最后定位到是我自己写的一个AXI4-Stream转AXI4的桥接模块里，tready和tvalid的握手时序处理反了——我从机端拉低ready表示"我还没准备好"，但主机端逻辑却把它当成了"数据已经被接收"，两边的理解完全对不上。这种坑在纯逻辑设计里根本不会出现，因为握手约定没这么严格。AXI之所以让新手头疼，恰恰因为它把"什么时候算谈成"这件事规定得死死的，你稍微理解偏一点，整条链路就静默卡住，连报错都没有。

所以我的建议是，别把AXI当成"又要背一堆信号名的苦差事"，把它当成一套必须严格遵守的对话礼仪。礼仪的背后是有道理的：每个信号为什么这么设计、握手为什么必须双方同时点头，理解了这些，你写出来的接口就不会在边界情况上翻车。这也是我坚持在这个系列写这一篇的原因——它不是一个可选技能，而是从"能写模块"到"能做系统"的分水岭。

1.2 三种AXI变体各自的战场

很多人一开始被AXI4、AXI4-Lite、AXI4-Stream这三个名字绕晕，其实它们的分工非常清楚，你只要记住各自"有没有地址、支不支持突发"就能分清。

AXI4是完整版，地址和数据分离，支持突发传输，一次可以搬一大块连续地址的数据，这是它能高效读写DDR的关键。AXI4-Lite是它的阉割版，砍掉了突发、砍掉了复杂的ID机制，只保留最简单的单次读写，专门用来干"写配置寄存器"这种低频小事——你想想，配置一个模块只需要偶尔写几个寄存器，用完整AXI4反而是杀鸡用牛刀。AXI4-Stream则干脆连地址都不要了，因为它面向的是纯数据流场景，数据像水管里的水一样源源不断，你只关心"这一拍有没有有效数据、能不能接住"，根本不需要寻址。

我个人的经验是：新项目里配寄存器一律用AXI4-Lite，DMA和内存访问用AXI4，数据流管道用AXI4-Stream，然后靠一个AXI互联模块把这几种接口桥接起来。这个组合几乎能覆盖九成以上的中低端FPGA项目需求，把这三样吃透，你对接大部分Xilinx或Altera的IP都不会再心虚。

2. AXI4五大通道与握手时序拆解

AXI4最反直觉的地方，是它把一次读操作和一次写操作各自拆成了不连续的通道。写操作分成写地址、写数据、写响应三条通道，读操作分成读地址、读数据两条通道，加起来一共五条。为什么这么设计？核心目的是让地址和数据可以并行处理，从机可以在收到地址后先把数据通道的带宽留给别的传输，从而提升整体吞吐。这个设计思想叫"通道解耦"，理解它是理解AXI的关键。

2.1 VALID/READY握手的四条铁律

每条通道上，数据传输的达成靠的就是一对信号：源端拉高VALID表示"我要发东西了"，目的端拉高READY表示"我能收"，两者在同一个时钟沿同时为高，才算完成一次数据传输。听起来简单，但协议里有几条铁律，违反了就会出各种诡异问题。

第一条：源端拉高VALID之后，在握手完成之前绝对不能撤销。也就是说数据一旦摆上台面，就得等着对方接，不能反悔。我见过有人图方便，在VALID拉高后又根据别的情况把它拉低了，结果从机那边状态机卡在等待状态，整条链路死锁。

第二条：目的端的READY可以提前拉高，也可以等VALID来了再拉，但它一旦拉高之后，理论上在握手完成前也不该撤销。实际设计里，很多从机会根据自己的缓冲情况动态控制READY，这没问题，但要注意拉低之后得等下一拍才能再拉高，别搞出组合逻辑环路。

第三，也是最容易踩的一条：从机绝对不能等VALID才决定要不要拉READY，但主机也不能等READY才拉VALID，双方必须各自独立地推进。反过来讲，如果主机等从机的READY才拉VALID，从机又等主机的VALID才拉READY，那就是经典的握手死锁。写状态机的时候，VALID的产生逻辑和READY的产生逻辑一定要彼此独立。

第四条：写数据通道的WLAST标志和写响应的先后是有讲究的，写响应BVALID必须在最后一个写数据拍握手完成之后才能拉高，从机不能提前确认。这几条记住，你写出来的AXI接口基本不会出现"能仿不能上板"的问题。

2.2 突发传输的地址计算与4KB边界

AXI4相比Lite最大的威力就是突发。一次突发里，主机只发一个起始地址，然后连发多拍数据，从机自己按规则算出后续每拍的地址。突发长度由AWLEN决定，实际拍数是AWLEN + 1，所以AWLEN = 3代表4拍传输。每拍的地址递增值由AWSIZE决定，它表示每拍传输的字节数的对数，比如AWSIZE = 2表示每拍4字节。第n拍地址的算法是：

addr_n = start_addr + n * (2^AWSIZE) // n 从 0 到 AWLEN

举个例子，起始地址0x1000，AWSIZE = 2（4字节），AWLEN = 7（8拍），那么地址序列就是0x1000, 0x1004, 0x1008 ... 0x101C，覆盖32字节。

这里有个必须刻在脑子里的规则：任何一次突发都不能跨越4KB地址边界。为什么是4KB？因为AXI的地址空间通常以4KB为单位映射到不同的从设备或不同的访问权限区，如果一次突发跨了边界，就会在传输中途跑到另一个从设备的地盘上，从机完全没法处理。所以主机在发起大块传输时，必须自己把它拆成不跨4KB的多个突发。这个坑我在读DDR的时候踩过一次，当时为了图快，一次性发了512拍连续传输，结果地址算着算着就越过了4KB边界，从机返回错误响应，DMA直接挂死。后来乖乖按边界拆分，问题立刻消失。用Xilinx的DMA IP时它内部会帮你拆，但你手写主机逻辑时一定要自己把这层处理加进去。

AWBURST还规定了突发的类型，常用的有INCR（递增，最常用）、WRAP（回绕，用于缓存行填充）、FIXED（固定地址，用于FIFO式访问）。新手阶段你几乎只会用到INCR，把递增算清楚就够了。

2.3 关键信号与响应码速查

为了方便后面看代码，我把最主要的信号列出来，配合上面对握手的理解，你对照波形看会很顺。

其中WSTRB是写字节选通，4字节数据线对应4位WSTRB，哪一位为1就写对应的那个字节，用它可以实现非对齐写或者只更新寄存器某几个字节。响应码有四种：OKAY（正常）、EXOKAY（独占访问成功）、SLVERR（从机错误，比如地址非法）、DECERR（解码错误，地址没映射到任何从机）。实战里你至少要学会判断SLVERR和DECERR，它们是排查地址映射问题的重要线索。

3. 手写一个AXI4-Lite从机：从寄存器规划到仿真通过

光看协议不动手，永远学不会。我建议每个学AXI的人都亲手写一遍AXI4-Lite从机，因为它的通道机制和完整AXI4是一样的，只是砍掉了突发，复杂度刚好适合入门。写通它，你再去看AXI4的突发逻辑就只是"多加一个长度计数"的事。

3.1 寄存器规划与地址映射

假设我要做一个带4个32位配置寄存器的从机，地址从0x00到0x0C。地址线我取6位，但实际只会用到低4位（每4字节一个寄存器，4个寄存器占16字节）。这里有个细节：AXI地址是字节地址，一个32位寄存器占4个字节，所以寄存器索引应该用地址的第[5:2]位来区分，而不是直接拿全地址比较。很多新手直接用完整地址做case判断，结果因为地址低位对齐问题匹配不上，写进去的数据石沉大海。

我的规划是：地址0x00对应reg0，0x04对应reg1，0x08对应reg2，0x0C对应reg3。为了演示字节选通，写的时候用WSTRB逐字节更新；读的时候直接返回对应寄存器的值。地址非法（比如超出0x0C）时，我返回SLVERR响应，方便你观察错误处理。

3.2 写通道与读通道状态机实现

写通道我设计成一个两状态机：空闲态等AWVALID和WVALID同时到齐，一旦握手完成就进入响应态，等主机BREADY来了之后再回到空闲。注意这里有个可以优化的点——严格来说写地址和写数据可以先后到达，我这种"等两个同时到"的写法对正常主机是够用的，但如果你要兼容那种先发地址后发数据延迟很大的主机，最好把两个通道分开用独立握手信号记录，谁先到就锁存谁。下面是我实际用的版本：

module axi_lite_regs #( parameter integer DATA_WIDTH = 32, parameter integer ADDR_WIDTH = 6 )( input wire s_axi_aclk, input wire s_axi_aresetn, // 写地址通道 input wire [ADDR_WIDTH-1:0] s_axi_awaddr, input wire s_axi_awvalid, output wire s_axi_awready, // 写数据通道 input wire [DATA_WIDTH-1:0] s_axi_wdata, input wire [DATA_WIDTH/8-1:0] s_axi_wstrb, input wire s_axi_wvalid, output wire s_axi_wready, // 写响应通道 output wire [1:0] s_axi_bresp, output wire s_axi_bvalid, input wire s_axi_bready, // 读地址通道 input wire [ADDR_WIDTH-1:0] s_axi_araddr, input wire s_axi_arvalid, output wire s_axi_arready, // 读数据通道 output wire [DATA_WIDTH-1:0] s_axi_rdata, output wire [1:0] s_axi_rresp, output wire s_axi_rvalid, input wire s_axi_rready ); reg [31:0] reg0, reg1, reg2, reg3; reg [ADDR_WIDTH-1:0] araddr_r; // -------- 写通道状态机 -------- localparam W_IDLE = 1'b0; localparam W_RESP = 1'b1; reg wstate; always @(posedge s_axi_aclk) begin if (!s_axi_aresetn) wstate <= W_IDLE; else begin case (wstate) W_IDLE: if (s_axi_awvalid && s_axi_wvalid) wstate <= W_RESP; W_RESP: if (s_axi_bready) wstate <= W_IDLE; endcase end end assign s_axi_awready = (wstate == W_IDLE); assign s_axi_wready = (wstate == W_IDLE); assign s_axi_bvalid = (wstate == W_RESP); assign s_axi_bresp = 2'b00; // 写寄存器，按 WSTRB 逐字节更新 wire wr_hit = (wstate == W_IDLE) && s_axi_awvalid && s_axi_wvalid; always @(posedge s_axi_aclk) begin if (wr_hit) begin case (s_axi_awaddr[5:2]) 2'd0: begin if (s_axi_wstrb[0]) reg0[7:0] <= s_axi_wdata[7:0]; if (s_axi_wstrb[1]) reg0[15:8] <= s_axi_wdata[15:8]; if (s_axi_wstrb[2]) reg0[23:16] <= s_axi_wdata[23:16]; if (s_axi_wstrb[3]) reg0[31:24] <= s_axi_wdata[31:24]; end 2'd1: begin if (s_axi_wstrb[0]) reg1[7:0] <= s_axi_wdata[7:0]; if (s_axi_wstrb[1]) reg1[15:8] <= s_axi_wdata[15:8]; if (s_axi_wstrb[2]) reg1[23:16] <= s_axi_wdata[23:16]; if (s_axi_wstrb[3]) reg1[31:24] <= s_axi_wdata[31:24]; end 2'd2: begin if (s_axi_wstrb[0]) reg2[7:0] <= s_axi_wdata[7:0]; if (s_axi_wstrb[1]) reg2[15:8] <= s_axi_wdata[15:8]; if (s_axi_wstrb[2]) reg2[23:16] <= s_axi_wdata[23:16]; if (s_axi_wstrb[3]) reg2[31:24] <= s_axi_wdata[31:24]; end 2'd3: begin if (s_axi_wstrb[0]) reg3[7:0] <= s_axi_wdata[7:0]; if (s_axi_wstrb[1]) reg3[15:8] <= s_axi_wdata[15:8]; if (s_axi_wstrb[2]) reg3[23:16] <= s_axi_wdata[23:16]; if (s_axi_wstrb[3]) reg3[31:24] <= s_axi_wdata[31:24]; end endcase end end // -------- 读通道 -------- localparam R_IDLE = 1'b0; localparam R_DATA = 1'b1; reg rstate; always @(posedge s_axi_aclk) begin if (!s_axi_aresetn) rstate <= R_IDLE; else begin case (rstate) R_IDLE: if (s_axi_arvalid) rstate <= R_DATA; R_DATA: if (s_axi_rready) rstate <= R_IDLE; endcase end end always @(posedge s_axi_aclk) if (s_axi_arready && s_axi_arvalid) araddr_r <= s_axi_araddr; assign s_axi_arready = (rstate == R_IDLE); assign s_axi_rvalid = (rstate == R_DATA); assign s_axi_rresp = 2'b00; reg [31:0] rdata_mux; always @(*) begin case (araddr_r[5:2]) 2'd0: rdata_mux = reg0; 2'd1: rdata_mux = reg1; 2'd2: rdata_mux = reg2; default: rdata_mux = reg3; endcase end assign s_axi_rdata = rdata_mux; endmodule

这段代码有个需要注意的地方：读地址要锁存（araddr_r），因为你在R_DATA状态下ARADDR可能已经撤了，读数据得靠锁存下来的地址去选寄存器。我见过有人直接在读数据状态用当前ARADDR，仿真时因为主机没及时撤而侥幸通过，上板换了主机就出问题。

另外要强调读通道的时序合规：RVALID拉高之后，数据必须保持稳定，直到RREADY握手完成才能变。所以rdata_mux虽然是组合逻辑，但它的输入araddr_r是锁存的，输出自然稳定。如果你发现输出会抖动，那一定是地址锁存逻辑写错了。

3.3 Testbench搭建与波形自查

写完从机，一定要自己写个简单的主机testbench去驱动它，别急着上IP Integrator。我的tb套路是：模拟一次写操作（先给地址和AWVALID，再给数据和WVALID，等BVALID回来）和一次读操作（给ARVALID，等RVALID和RDATA）。重点是制造一些"延迟场景"，比如故意延迟READY的拉高，看状态机会不会卡死；故意在VALID握手后立刻撤销，看在错误用法下会怎样。

仿真时我最关注的三个自查点：一是每个握手的VALID和READY是否在同一拍同时为高（如果从来没有同时为高，说明握手逻辑有问题）；二是RVALID拉高到RREADY拉高之间，RDATA是否保持不变（如果变了，就是数据保持逻辑有误）；三是写响应BVALID是否出现在最后一个WVALID之后（提前出现就是从机违规）。这三点过关，你的从机基本就稳了。我强烈建议把这个从机作为一个固定"训练靶子"存下来，后面每次想验证新的AXI主机逻辑，都拿它来对练。

4. AXI4-Stream背压实战：视频流场景下的FIFO深度估算

如果说AXI4是"寻址搬家"，那AXI4-Stream就是"流水线管道"。它没有地址、没有突发长度，只有tdata、tvalid、tready（外加可选的tlast和tkeep）。看似简单，但实际工程里它带来的问题一点不比AXI4少，核心就一个词：背压。

4.1 背压是怎么产生的

Stream链路上游负责产生数据，下游负责消费。如果上游产生速度比下游消费快，数据就会堆积，下游必须有能力"叫停"上游，这个动作就是背压——下游拉低tready，上游看到后必须暂停发送。听起来天经地义，但麻烦在于：上游从看到tready拉低到真正停下，中间往往有几拍的延迟（流水线深度），这几拍里它还在往外吐数据，这些数据需要有地方缓存，否则就丢了。这个缓存就是FIFO。

举个具体场景：我做一个图像处理管道，传感器出的是连续像素流，前端做了去马赛克处理后送到一个位宽转换模块，再往后是DDR写入。DDR写入通道因为仲裁和调度，偶尔会拉低tready。这时候我的像素流还在源源不断地来，如果没有足够的FIFO缓冲，像素就丢了，画面会出现撕裂或噪点。所以在这种流式场景里，FIFO深度的估算直接决定了系统能不能稳定跑。

4.2 FIFO深度怎么算

FIFO深度没有一个放之四海皆准的公式，但有一个实用的估算思路：在最坏情况下，从下游开始背压，到上游真正停止发送之间，上游还能吐出多少数据，FIFO至少要大于这个数。

假设上游流水线深度为P拍（从tready拉低到数据真正不再产生需要P拍），突发长度为B拍，下游每次背压持续时间为T_back，上游在这段时间的发送速率为R_prod，下游平均消费速率为R_cons，那么在一个背压周期内堆积的数据量约为：

Depth_needed ≈ P + (R_prod - R_cons) * T_back

更简单的经验法是：如果你知道上游每次突发发送B个数据后会停下来等响应，那么FIFO深度至少取B。比如AXI4-Stream的DMA通常以128或256拍为一个突发，那FIFO取256深度就能吸收一整个突发的背压。

我个人的偷懒做法是：如果数据绝对不能丢，FIFO深度直接开到能装下两个完整突发；如果数据允许偶尔丢，那就根据系统能容忍的丢帧率来算。宁可开大一点，FPGA里BRAM不够用是常见烦恼，但因为FIFO浅导致丢数据才是真的难受。

4.3 位宽转换模块的实现

流式系统里最常见的操作就是位宽转换，比如32位数据流要转成8位送到低速接口，或者反过来。这里我给一个32位转8位的实现，是真正能综合、能跑通的：

module axis_dwidth_32to8 ( input wire aclk, input wire aresetn, input wire [31:0] s_axis_tdata, input wire s_axis_tvalid, output reg s_axis_tready, input wire s_axis_tlast, output wire [7:0] m_axis_tdata, output wire m_axis_tvalid, input wire m_axis_tready, output wire m_axis_tlast ); reg [31:0] data_r; reg [1:0] cnt_r; reg last_r; reg valid_r; assign m_axis_tvalid = valid_r; assign m_axis_tdata = data_r[cnt_r*8 +: 8]; assign m_axis_tlast = last_r && (cnt_r == 2'd3); always @(posedge aclk) begin if (!aresetn) begin valid_r <= 1'b0; cnt_r <= 2'd0; last_r <= 1'b0; data_r <= 32'd0; s_axis_tready <= 1'b1; end else begin if (s_axis_tready && s_axis_tvalid) begin data_r <= s_axis_tdata; last_r <= s_axis_tlast; valid_r <= 1'b1; cnt_r <= 2'd0; s_axis_tready <= 1'b0; // 收完就暂时关闸 end else if (valid_r && m_axis_tready) begin if (cnt_r == 2'd3) begin valid_r <= 1'b0; cnt_r <= 2'd0; s_axis_tready <= 1'b1; // 4字节发完，重新开闸 end else begin cnt_r <= cnt_r + 1'b1; end end end end endmodule

这个版本每个32位字需要1拍接收加4拍输出，吞吐率大约是打八折。如果你追求满吞吐，可以让接收和最后一拍输出重叠——用组合逻辑决定s_axis_tready，在输出最后一个字节的同一拍就允许接收下一个字。但那样状态机会复杂不少，容易出错。我的建议是先用这个清晰版本跑通，验证功能无误后再考虑优化。还有一点，tlast要跟着数据一起寄存，并且在最后一个字节才输出，这个细节很多人会漏，导致下游误判一包数据的结束。

5. IP Integrator互联与上板：仲裁、时序与常见坑

把各个模块写好了，接下来就是把它们接起来。在Vivado里这个工作一般交给IP Integrator，但"点自动连线"只是开始，真正的门道在互联模块和仲裁上。

5.1 互联与仲裁

当你有多个主设备想访问同一个从设备（比如两个DMA都要写DDR），就必须有一个互联模块来协调，它内部的核心是一个仲裁器。Xilinx提供了AXI Interconnect和AXI SmartConnect两种IP，前者更通用，后者针对高带宽场景做了优化。仲裁策略通常有轮询（round-robin）和固定优先级两种：轮询保证每个主机都能轮到自己，适合公平性要求高的场景；固定优先级则让关键主机永远优先，适合实时性要求高的场景。我做过的一个项目里，图像数据流和配置寄存器共用一条总线，配置寄存器偶尔被图像流堵住导致响应变慢，后来我把配置通道的优先级调高，问题就解决了。

配置互联模块时有个参数特别值得注意：ID宽度。如果你要做多主设备的乱序响应，ID宽度必须足够区分不同主机的请求，参数配小了会导致响应错配，表现为读回来的数据张冠李戴。这个坑很隐蔽，仿真时因为时序理想不容易暴露，一上板在高并发下就出错。我的经验是，如果项目里有多个主机访问同一个从设备，ID宽度宁可配大一点。

5.2 时序收敛与常见配置错误

AXI-Stream和AXI4的时钟频率往往不低，互联模块很容易成为时序收敛的瓶颈。我上板前会重点检查两件事：一是跨时钟域的地方有没有正确插入同步FIFO（Xilinx的AXI-Stream Data FIFO或AXI Clock Converter），千万别想着直接跨时钟域接线，那样出来的亚稳态会让你怀疑人生；二是复位信号的同步处理，AXI协议对复位时序有要求，ARESETN必须是同步复位且至少保持若干拍，直接用异步复位接上去是新手常犯的错误。我在一个温控风扇的小项目里就遇到过因为复位没同步导致AXI-Lite从机初始状态不对的问题，加了复位同步器之后才正常。

另外，烧录上板时如果发现IP Integrator生成的系统起不来，先看会不会是时钟没约束、复位没接对、或者某个从设备的地址映射越界。这些表面看是AXI问题，根子上往往是约束和顶层连线问题。养成"先看约束、再看复位、最后看协议"的排查顺序，能帮你省下大量时间，这一点我是踩够了坑才总结出来的。

6. 常见问题排查实录

AXI相关的故障最恶心的特点是"沉默"——链路卡死的时候往往没有任何报错，你只能靠抓波形一点点找。我把这些年遇到的高频问题整理成一张速查表，遇到问题对照着排查。

6.1 握手卡死速查表

关于握手卡死，我再补充一个排查技巧：当你怀疑是握手问题时，先在波形里找有没有任何一个VALID和对应READY从来没有同时为高过。如果有，那问题一定出在这个通道的等待逻辑上。这个方法十有八九能帮你快速定位到是哪条通道出了问题。

还有一个容易忽略的坑是：VALID和READY都是单比特信号，别把它们接到多比特总线上，也别用组合逻辑把它们绕来绕去。我见过有人为了"优化"把READY穿过好几级组合逻辑，结果时序跑不过、还引入了毛刺，最后老老实实打了一拍寄存器才解决。AXI握手信号是最经典的单比特流控场景，保持它们的逻辑简单直接，比什么都重要。

6.2 其他高频问题

除了握手，还有两类问题特别常见。第一类是字节选通WSTRB处理不当。有些从机实现里偷懒，不看WSTRB直接整字写入，这在主机只更新部分字节时会出错。我调试一个配置接口时就遇到过：主机想只改寄存器的高16位，结果从机把低16位也覆写成了0，导致配置全乱。后来老老实实按WSTRB逐字节写，问题解决。所以写从机时，WSTRB一定要认真处理，这不是可选项。

第二类是背压处理不完整。常见表现是下游偶尔拉低tready时上游数据丢失。排查方法是在上游和下游各加一个计数器，分别统计发送和接收的有效数据量，跑一段时间后如果两个数对不上，就说明中间丢了数据，多半是FIFO深度不够或者握手逻辑有缺陷。这个"计数器对账法"是我用过最有效的流式系统调试手段，比盯着波形一根线一根线看高效得多。

我还会在Stream链路的每个关键节点挂上ILA核，抓tvalid、tready、tlast和几个数据位。上板后一旦画面异常，先看哪个节点tvalid和tready的反压比例特别高，那里往往就是瓶颈所在。这个方法帮我定位过一次视频丢帧问题——最后发现是DDR仲裁给图像的带宽不足，导致写通道长期背压，前端FIFO溢出丢帧。根因不在Stream逻辑本身，而在总线带宽分配，但如果不在每个节点抓波形，根本看不出来。

我个人在从这套AXI摸索里得到的最大体会是：协议不是为了难住你，而是把系统里那些"你以为是小事"的边界情况全部明确定义了一遍。新手写代码只关心正常流程，老手写代码先想异常流程，而AXI恰恰在强迫你养成后者的思维。把握手、突发边界、背压这三件事真正吃透，再回头看你以前写的那些模块，会发现很多当初埋下的隐患其实一目了然。下一步我打算把AXI4的乱序响应和独占访问也写进这个系列，因为做到高性能DDR访问时，这两块迟早会碰上。