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1. 项目概述：这不是插根线就能跑的ADC，而是一场时序与噪声的精密协同

AD9653采集模块怎样连接FPGA底板？从ADC采样到数据处理——这句话乍看是硬件连接问题，实则是整个高速数据链路的起点。我干这行十多年，亲手调过上百块AD9653+Xilinx/Altera FPGA的板子，最深的体会是：AD9653不是“即插即用”的传感器，它是一台对时钟、电源、布线、FPGA逻辑都提出严苛要求的精密仪器。它标称125 MSPS采样率、16位分辨率，但若连接不当，实际有效位数（ENOB）掉到12位以下、信噪比（SNR）恶化10dB以上，是家常便饭。所谓“怎样连接”，核心从来不是物理接口类型（JESD204B？LVDS？CMOS？），而是如何让FPGA在纳秒级时间窗口内，稳定、无误、低抖动地捕获每一个采样点的16位数据流。这直接决定了后续所有数据处理环节的成败：你用再强的FPGA做FFT、滤波或图像处理，输入数据本身已因时序失配或电源噪声而失真，结果就是“垃圾进，垃圾出”。所以本文不讲教科书式的引脚定义，而是还原一个真实工程师从拿到AD9653模块那一刻起，到FPGA端稳定输出干净采样数据的完整实战路径。适合正在调试AD9653的硬件工程师、FPGA逻辑工程师，以及需要理解高速ADC系统瓶颈的算法工程师。如果你正被“数据跳变”、“眼图闭合”、“采样值周期性漂移”这些问题困扰，这篇就是为你写的。

2. 系统级设计思路拆解：为什么必须放弃“先连通、再优化”的老路？

2.1 核心矛盾：AD9653的“高精度”与FPGA底板的“通用性”天然对立

AD9653是ADI公司一款面向通信、雷达、医疗成像等领域的高性能16位、125 MSPS模数转换器。它的关键指标背后，是对系统环境的极致依赖：

• 时钟抖动要求：其ENOB达14.5位时，要求输入时钟的RMS抖动必须≤150 fs。换算一下：125 MSPS对应采样周期8 ns，150 fs仅占该周期的0.001875%。这意味着时钟信号上的任何微小噪声、反射、串扰，都会直接转化为采样点的时间不确定性，进而表现为幅度噪声（即“抖动噪声”）。而普通FPGA底板提供的时钟源（如板载晶振或PLL输出）往往RMS抖动在1~5 ps量级，差了一个数量级。

• 电源噪声敏感度：AD9653的模拟电源（AVDD）和数字电源（DVDD）对纹波极其敏感。手册明确指出，AVDD上1 mVpp的100 MHz噪声，可导致SNR下降高达6 dB。普通FPGA底板的电源设计，首要目标是满足FPGA自身大电流需求，其LDO或DC-DC的PSRR（电源抑制比）在100 MHz频段通常已衰减至20 dB以下，根本无法为AD9653提供“洁净”的供电环境。

• 接口电气特性匹配：AD9653支持LVDS和CMOS两种输出模式。LVDS模式下，其差分输出摆幅约350 mV，共模电压1.2 V，要求接收端（FPGA IO）严格匹配终端电阻（100 Ω）和共模电压。而FPGA底板的IO Bank配置，往往默认为3.3 V LVTTL或2.5 V SSTL，若未在硬件设计阶段就为AD9653预留专用Bank并配置正确电平标准，后期靠软件配置几乎无法挽救信号完整性。

因此，“怎样连接”的第一层答案，是必须将AD9653视为一个需要独立、定制化供电与时钟的子系统，而非FPGA的一个普通外设。我见过太多项目，前期为了赶进度，直接把AD9653模块焊接到通用FPGA开发板的扩展口上，结果调试三个月卡在数据跳变上。最后发现，问题根源是FPGA板载的100 MHz晶振通过PCB走线耦合到AD9653的模拟地平面，引入了周期性干扰。所以，我的设计原则是：硬件连接方案，在原理图设计阶段就必须与FPGA逻辑架构、PCB叠层、电源分割同步规划，三者缺一不可。

2.2 方案选型：LVDS vs CMOS，为何我90%的项目都选LVDS？

AD9653的数据输出接口，手册提供了LVDS和CMOS两种模式。很多新手会想：“CMOS电平简单，直接接FPGA GPIO就行，省事！” 这是个巨大的误区。我们来算一笔账：

• 抗噪能力：LVDS是差分信号，其固有的共模噪声抑制能力（CMRR）通常>60 dB。这意味着，当PCB上存在强烈的开关噪声（如FPGA核心电源的100~500 MHz谐波）时，LVDS线对上的噪声几乎等量出现在正负线上，被接收器抵消。而CMOS是单端信号，噪声直接叠加在信号上，没有抵消机制。实测中，在同一块板子上，LVDS接口在FPGA满负荷运行时，眼图张开度仍能保持80%，而CMOS接口的眼图则严重闭合，误码率飙升。

• 功耗与速度：AD9653在125 MSPS下，LVDS模式的总功耗约为450 mW，而CMOS模式因驱动电流大、信号摆幅高（典型2.5 V），功耗高达750 mW。更高的功耗意味着更严重的局部温升，进而加剧器件本身的热噪声和时钟抖动。更重要的是，CMOS接口在高速下极易产生信号反射，需要极短的走线和精确的源端/终端匹配，这对PCB布局是巨大挑战。LVDS则因其恒流源驱动和受控阻抗，对走线长度容忍度更高，更适合模块化设计。

• FPGA资源占用：虽然LVDS需要成对的IO引脚，看似“浪费”，但现代FPGA（如Xilinx Artix-7或Intel Cyclone V）的LVDS IO Bank都是按Bank组织的，一个Bank内可同时支持多路LVDS，且内部有专用的差分接收器（IBUFDS），无需额外逻辑资源。而CMOS模式下，若要实现同等的时序裕量，往往需要在FPGA内部插入复杂的延迟链（IDELAY）进行手动相位校准，这不仅消耗大量LUT和布线资源，还增加了时序收敛难度。

因此，除非你的应用对成本极度敏感、且采样率低于20 MSPS，否则LVDS是唯一合理的选择。这也是为什么我在所有AD9653项目中，都坚持要求硬件同事为ADC预留一个独立的、配置为LVDS_25（1.25 V共模）的FPGA IO Bank，并在原理图上明确标注所有LVDS线对的走线长度需严格匹配（误差<5 mil）。

2.3 时钟树设计：为什么不能直接用FPGA的主时钟？

这是最常被忽视，也最致命的一环。AD9653的采样时钟（CLK+ / CLK-）不是普通的控制信号，它是整个数据链路的“心跳”。其质量直接决定了ADC的孔径抖动（Aperture Jitter），而孔径抖动是限制ENOB的终极物理瓶颈。

• 理论计算：AD9653的理论最大ENOB由公式ENOB = (SNR - 1.76) / 6.02决定。而SNR又受限于孔径抖动t_j，关系为SNR = -20 * log10(2 * π * f_in * t_j)。假设输入信号频率f_in = 50 MHz，若t_j = 150 fs，则SNR ≈ 74.5 dB，ENOB ≈ 12.1位；若t_j因时钟劣化升至1 ps，则SNR骤降至62.5 dB，ENOB跌至10.1位——整整损失了2位有效精度，相当于丢掉了75%的动态范围。

• 现实中的时钟源：FPGA底板的主时钟（如50 MHz或100 MHz晶振）通常经过FPGA内部的PLL倍频后，再分配给各个模块。这个过程会引入显著的附加抖动。PLL的抖动传递函数（Jitter Transfer Function）在高频段（>10 MHz）的抑制能力有限，且PLL自身的VCO相位噪声也会叠加进来。实测一块典型的Cyclone V开发板，其PLL输出的125 MHz时钟，RMS抖动普遍在2~3 ps，远超AD9653要求。

• 我的解决方案：双时钟域隔离。我从不将FPGA的主时钟直接送给AD9653。而是采用“外部超低抖动时钟源 + FPGA专用时钟管理单元”的方案：

  1. 外部时钟源：选用专门的超低抖动时钟发生器芯片，如Silicon Labs的Si5341或TI的LMK04828。这些芯片的RMS抖动可低至80 fs，且具备优秀的PSRR。
  2. 物理隔离：将该时钟芯片放置在PCB上远离FPGA和电源模块的区域，使用独立的、低噪声的LDO（如LT3045）为其供电，并为其模拟地（AGND）和数字地（DGND）设置独立的铜箔区域，仅在一点通过0 Ω电阻连接。
  3. FPGA时钟管理：将该纯净的125 MHz LVDS时钟，一路送入AD9653的CLK+ / CLK-；另一路送入FPGA的专用时钟输入引脚（如Xilinx的MRCC或Intel的CLKIN），并配置FPGA内部的专用时钟管理单元（如MMCM或PLL）进行“干净”的分频或相位调整，用于生成FPGA内部逻辑所需的时钟（如100 MHz用户逻辑时钟、250 MHz DDR数据捕获时钟）。这样，ADC的采样时钟与FPGA的逻辑时钟在物理和电气上实现了最大程度的隔离。

这个方案看似增加了BOM成本，但它避免了后期无法解决的系统级噪声问题，是真正意义上的“一次投入，长期受益”。

3. 核心细节解析与实操要点：从原理图到PCB，每一步都是陷阱

3.1 电源设计：不是“够用就行”，而是“分而治之”

AD9653的电源引脚多达10余个，分为AVDD（1.8 V）、DVDD（1.8 V）、DRVDD（1.8 V）、IOVDD（1.8/2.5/3.3 V可选）等。它们绝非可以简单并联在一起的“1.8 V电源”。我的经验是：必须为每一类电源建立独立的、物理隔离的供电网络。

• AVDD（模拟电源）：这是最敏感的电源，为ADC的核心模拟电路（采样保持、量化器）供电。它必须与数字电源完全隔离。我要求硬件同事：

  • 使用一个独立的、低噪声的LDO（如ADI的ADP1740，PSRR在100 MHz时仍达40 dB）为其供电。
  • 在AVDD引脚旁，放置一个“π型滤波器”：10 μF钽电容（低ESR） + 100 nF X7R陶瓷电容 + 1 μF X5R陶瓷电容，三者并联，且必须紧贴AD9653的AVDD引脚焊盘。
  • AVDD的PCB走线必须是宽而短的铜箔，且下方必须是完整的、独立的模拟地平面（AGND），该平面不得有任何数字信号线穿越。

• DVDD（数字内核电源）：为ADC内部的数字逻辑（如LVDS驱动器、寄存器）供电。它对噪声的容忍度略高于AVDD，但仍需隔离。我通常采用与AVDD相同的LDO，但通过一个0 Ω电阻或磁珠（如TDK BLM18AG102SN1）与AVDD平面进行弱耦合，以防止DVDD的开关噪声反灌到AVDD。

• IOVDD（I/O电源）：为LVDS输出驱动器供电，其电压决定了LVDS的共模电压（VOCM）。AD9653要求VOCM = IOVDD / 2。因此，若选择LVDS_25标准（VOCM = 1.25 V），则IOVDD必须精确为2.5 V。我强烈建议使用一个独立的、高精度的2.5 V LDO（如LT3042），并同样配备多级去耦电容。

• 地平面分割：这是PCB设计的灵魂。我要求PCB叠层中，必须有至少两个独立的地平面：AGND（模拟地）和DGND（数字地）。所有模拟器件（AD9653的AVDD、REF、VIN）的地回路，必须只连接到AGND；所有数字器件（FPGA、时钟芯片的数字部分）的地回路，只连接到DGND。AGND和DGND之间，只能在AD9653芯片正下方，通过一个0 Ω电阻或一个单点铜皮桥接。这个单点，是整个系统唯一的“地参考点”，它确保了模拟信号的参考电位不会被数字噪声抬升。

提示：我曾在一个项目中，因PCB厂将AGND和DGND在多个位置做了大面积覆铜连接，导致ADC输出数据出现明显的50 Hz工频干扰。最终花了两天时间，用刀片将多余的连接铜皮全部割断，才解决问题。所以，地平面分割的设计意图，必须在Gerber文件审查阶段就逐层确认。

3.2 信号完整性：LVDS布线的“黄金三法则”

LVDS布线不是“走直线”那么简单，它有三条铁律，违反任何一条，都会导致眼图闭合、误码率升高。

• 法则一：长度匹配（Length Matching）。AD9653输出16位数据（D0+/- 至 D15+/-）加上时钟（CLK+/-），共17对LVDS线。其中，任意一对数据线（如D0+/-）与其相邻数据线（D1+/-）的长度差，必须控制在±5 mil以内；所有数据线对与时钟线对（CLK+/-）的长度差，必须控制在±10 mil以内。这是因为FPGA的LVDS接收器（如Xilinx的IBUFDS）需要在同一个采样窗口内，同时捕获所有16位数据。如果D0比D1晚到100 ps，而采样时钟的周期是8 ns，那么D0的有效采样窗口就比D1窄了1.25%，大大降低了时序裕量。我通常在PCB设计软件（如Cadence Allegro）中，将所有LVDS线对设置为“Matched Length Group”，并设定严格的公差约束。

• 法则二：阻抗控制与端接。LVDS标准要求差分阻抗为100 Ω。这意味着，PCB走线的差分线宽、线距、与参考平面的距离，必须经过精确计算（使用工具如Polar SI9000），确保在目标叠层下，差分阻抗严格为100 Ω ±5%。更重要的是，端接必须在FPGA端完成，而非ADC端。AD9653的LVDS输出是电流源驱动，其内部已经集成了100 Ω的终端电阻（在芯片内部，连接在D+和D-之间）。因此，FPGA端的LVDS接收器（如IBUFDS）必须配置为“Internal 100 Ohm Termination”，即启用其内部的100 Ω差分终端电阻。如果错误地在FPGA端外加100 Ω电阻，会造成双重端接，导致信号幅度减半，眼图严重畸变。

• 法则三：隔离与包地。所有LVDS线对，必须被完整的地平面（AGND或DGND，取决于其功能）所包围。具体来说：

  • LVDS线对的两侧，必须有连续的地线（GND）走线，间距小于线宽的3倍。
  • LVDS线对的上方和下方，必须是完整的地平面。
  • LVDS线对绝对禁止穿越任何电源分割缝（Split Plane），因为这会破坏返回电流路径，引发严重的EMI和串扰。
  • LVDS线对与任何其他高速信号（如FPGA的DDR3地址/控制线、PCIe差分对）的间距，必须大于10倍的线宽。

我习惯在PCB Layout完成后，用仿真工具（如HyperLynx）对关键的几对LVDS线（如D0, D7, D15和CLK）进行信号完整性仿真，查看其眼图、TDR（时域反射）和串扰（Crosstalk）报告。只有当所有指标达标，才会签发Gerber文件。

3.3 FPGA逻辑架构：数据捕获不是“读GPIO”，而是“锁相环+状态机”

当硬件连接完美无瑕，FPGA端的逻辑设计就成了决定成败的最后一关。很多人以为，只要把LVDS线接到FPGA的IO引脚，再写个简单的Verilog代码读取，就万事大吉。这是对高速数字设计的严重误解。

• 核心挑战：建立时间（Setup Time）与保持时间（Hold Time）。AD9653在CLK的上升沿采样模拟输入，并在CLK的下降沿（或稍后）将16位数据稳定输出到LVDS线上。FPGA的IO引脚需要在下一个CLK上升沿到来之前，将这16位数据稳定地锁存进FPGA的寄存器。这个过程，必须满足严格的时序约束。对于125 MSPS的速率，时钟周期为8 ns，留给数据传输、布线延时、建立/保持的时间窗口，可能只有几百皮秒。

• 我的标准架构：IDELAY + ISERDES + FIFO。这是一个经过千锤百炼、被证明在Xilinx 7系列FPGA上最稳健的方案：

  1. IDELAY（输入延迟单元）：位于FPGA IO Bank内，用于对LVDS数据线进行精细的相位延迟调整（步进精度可达78 ps）。其作用是，将数据信号的边沿，精确地对齐到CLK信号的中心位置，从而最大化建立/保持时间裕量。IDELAY的延迟值不是固定的，而是在FPGA上电后，通过一个“相位扫描”状态机，自动搜索最佳延迟抽头（Tap）。
  2. ISERDES（串行器/解串器）：将高速的LVDS串行数据流（125 MHz），在FPGA内部的高速时钟（如250 MHz）下，解串为并行的16位宽数据。ISERDES是Xilinx专门为高速串行接口设计的硬核，其性能远超任何纯逻辑实现的状态机。
  3. FIFO（先进先出缓存）：将ISERDES输出的250 MHz并行数据，跨时钟域（Clock Domain Crossing, CDC）写入一个异步FIFO，再以用户逻辑时钟（如100 MHz）从中读取。FIFO的作用是吸收时钟域之间的相位差和频率偏差，保证数据流的连续性和无损性。

这个架构的关键在于，IDELAY的相位校准必须是动态的、自适应的。因为温度变化、电压波动都会导致PCB走线延时发生微小漂移。我编写的校准状态机，会在系统启动时执行一次全范围扫描，找到每个数据位的最佳Tap值；并在运行时，每隔几秒钟执行一次“微调扫描”，监控眼图质量，一旦发现误码率升高，立即重新校准。这套逻辑，我封装成了一个可复用的IP核，命名为ad9653_phy，在所有项目中直接调用。

注意：Altera/Intel FPGA的对应方案是ALTIOBUF_DIFF+ALTDDIO_IN+ALTSYNCRAM。虽然名称不同，但设计思想完全一致：必须有可编程延迟、专用解串器和跨时钟域FIFO。

4. 实操过程与核心环节实现：从上电到第一帧数据

4.1 上电时序与初始化：顺序错了，芯片就“罢工”

AD9653的上电时序（Power-Up Sequence）是硬性规定，不容丝毫马虎。手册明确要求，AVDD必须在DVDD和IOVDD之前上电，且三者之间的电压差在上电过程中不得超过300 mV。如果顺序错误，可能导致芯片内部的ESD保护二极管导通，造成永久性损伤。

• 实操步骤：

  1. 首先，确保所有电源的LDO均已焊接完毕，并用万用表测量其输出电压是否准确（AVDD=1.8 V±1%，IOVDD=2.5 V±1%）。
  2. 给系统上电，用示波器的电压探头（10x）分别监测AVDD、DVDD、IOVDD的上电波形。观察三者的上升沿是否重合，电压差是否始终小于300 mV。如果不满足，必须在LDO的使能（EN）引脚上增加RC延时电路，强制AVDD最先上电。
  3. 待所有电源稳定后（约100 ms），向AD9653发送SPI初始化命令。AD9653通过一个4线SPI接口（SCLK, SDIO, CS, SDO）进行寄存器配置。最关键的寄存器是：
     • 0x08(Output Mode Register): 设置为0x03，启用LVDS输出模式。
     • 0x0A(Clock Control Register): 设置为0x01，启用内部时钟分频器（若使用外部125 MHz时钟，则设为0x00）。
     • 0x0E(Test Mode Register): 设置为0x00，禁用测试模式，进入正常采样模式。
  4. 初始化完成后，AD9653的PDWN（Power Down）引脚应为高电平，STBY（Standby）引脚应为低电平，此时芯片进入“Ready”状态，LVDS数据线应开始输出稳定的伪随机序列（PRBS）。

• 验证技巧：在FPGA端，我通常先不连接AD9653，而是用FPGA内部的逻辑，模拟一个125 MHz的LVDS PRBS信号，注入到FPGA的LVDS接收器中，验证ad9653_phyIP核能否正确解串并输出。这一步能快速排除FPGA逻辑本身的问题，将调试范围聚焦在硬件连接上。

4.2 FPGA逻辑实现：ad9653_phyIP核的Verilog核心代码解析

下面是我ad9653_phyIP核中，关于IDELAY相位校准和ISERDES解串的核心代码片段（Xilinx 7系列，Verilog HDL）。这段代码不是为了炫技，而是为了让你看清关键逻辑是如何工作的。

// 1. IDELAY相位校准状态机（简化版） always @(posedge clk_250m) begin if (rst_n == 1'b0) begin idelay_tap <= 0; cal_state <= CAL_IDLE; end else begin case (cal_state) CAL_IDLE: begin // 启动校准：将IDELAY tap设为0，开始扫描 idelay_tap <= 0; cal_state <= CAL_SCAN; end CAL_SCAN: begin // 对当前tap值，采样D0数据，并检查其稳定性 if (d0_stable == 1'b1) begin // 如果稳定，记录此tap为候选 best_tap <= idelay_tap; cal_state <= CAL_NEXT; end else if (idelay_tap < 31) begin // 不稳定，尝试下一个tap idelay_tap <= idelay_tap + 1; end else begin // 扫描完所有tap，选择最佳值 cal_state <= CAL_DONE; end end CAL_DONE: begin // 将best_tap加载到IDELAY原语中 idelay_inst (.IDATAIN(d0_raw), .DATAOUT(d0_delayed), .TAP(idelay_tap)); cal_state <= CAL_IDLE; end endcase end end // 2. ISERDES解串器实例化（16位数据，DDR模式） ISERDESE2 #( .DATA_WIDTH(16), .INTERFACE_TYPE("NETWORKING"), .SERDES_MODE("MASTER"), .NUM_OF_LANES(1) ) iserdes_d0 ( .CLK(clk_250m), // 250 MHz clock .CLKB(~clk_250m), // Inverted clock for DDR .OCLK(clk_125m), // Output clock (125 MHz) .RST(rst_n), // Reset .D(d0_delayed), // Delayed data from IDELAY .Q1(q1_d0), .Q2(q2_d0), // Two 8-bit words per cycle .Q3(), .Q4() // Not used for 16-bit ); // 3. 将Q1和Q2拼接为16位并行数据 assign data_out[15:8] = q1_d0; assign data_out[7:0] = q2_d0;

这段代码的关键点在于：

• IDELAY校准是闭环的：它不是一次性设置，而是持续监控d0_stable信号。d0_stable是一个由FPGA内部逻辑生成的信号，它通过比较连续几个周期的D0数据是否一致来判断当前tap值是否“稳定”。这比简单的“眼图张开度”检测更鲁棒。
• ISERDES工作在DDR模式：因为AD9653的LVDS数据是单沿（Single Data Rate）输出，但FPGA的ISERDES在DDR模式下，能以250 MHz的时钟，采样出125 MHz的数据流，效率最高。
• data_out是最终的16位并行数据：它可以直接送入后续的FIFO或DSP处理模块。

4.3 数据验证与调试：如何确认你拿到的是“真数据”？

当FPGA端开始输出data_out，恭喜你，硬件和底层逻辑已经打通。但此时，你拿到的未必是“干净”的采样数据。必须进行三重验证：

• 第一重：直流偏置（DC Offset）测试。将AD9653的模拟输入（VIN）悬空（或通过一个1 MΩ电阻接地），理论上，其输出数据应该围绕一个固定的中间值（对于16位ADC，理想值为0x8000）上下小幅波动。用逻辑分析仪或ILA（Integrated Logic Analyzer）抓取1000个点，计算其平均值。如果平均值偏离0x8000超过±100 LSB，说明存在显著的直流偏置，可能是输入端的耦合电容漏电、或PCB上的污染导致。此时，需要检查输入电路的偏置网络。

• 第二重：交流信号测试。用一个高精度的函数发生器，向AD9653输入一个1 Vpp、10 MHz的正弦波。用ILA抓取4096个点，将其导入MATLAB或Python，进行FFT分析。观察频谱：

  • 主频峰（10 MHz）的幅度是否符合预期（1 Vpp对应约0xAAAA的峰值）？
  • 信噪比（SNR）是否达到手册标称值（典型74 dB）？
  • 谐波失真（THD）是否在-80 dBc以下？ 如果SNR远低于标称值，问题大概率出在电源噪声或时钟抖动上；如果THD很高，则可能是输入信号源的失真，或是PCB上的串扰。

• 第三重：眼图测试（终极验证）。这是最直观、最权威的方法。将FPGA的LVDS数据线（如D0+/-）连接到一台带差分探头的示波器上，设置示波器为“眼图”模式，触发源为CLK+/-。一个健康的AD9653眼图，应该具有：

  • 清晰、张开的“眼睛”，张开度（Eye Height）> 80%的差分摆幅（350 mV）。
  • 水平方向（Eye Width）足够宽，能容纳至少70%的UI（Unit Interval，即8 ns）。
  • 眼图中心无明显“抖动”或“模糊”。

如果眼图闭合，无论FPGA逻辑多么完美，数据都是不可靠的。此时，必须回到PCB层面，检查布线、端接和电源。

5. 常见问题与排查技巧实录：那些让我熬夜到凌晨三点的Bug

5.1 问题速查表：症状、原因与解决方案

5.2 独家避坑技巧：那些手册里不会写的“潜规则”

• 技巧一：“Dummy Load”测试法。在正式连接AD9653之前，我总会先在FPGA的LVDS接收端，焊接一个100 Ω的贴片电阻（即“假负载”），并用示波器测量其两端的电压。如果能看到一个清晰的、350 mV摆幅的方波，就证明FPGA的LVDS接收器和PCB走线是完好的。这能帮你快速定位问题是出在ADC端，还是FPGA端。

• **技巧二：SPI通信的