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1. 为什么SI9000的模型选择决定了你的阻抗准不准

1.1 阻抗计算不是套公式那么简单

做PCB设计的人，几乎都绕不开特性阻抗这件事。尤其是DDR、PCIe、USB这类高速接口，板厂在生产前一定会把叠构和阻抗要求发回来让你确认。这时候SI9000就是大家最常用的工具。很多工程师拿到软件就把线宽、间距、介电常数填进去，点一下Calculate，出来一个值就觉得完事了。实际使用中我发现，阻抗计算最容易被忽视、也最容易出问题的环节，其实是模型选择。

SI9000里模型非常多，表面微带线、覆盖微带线、内层带状线、偏置带状线、差分微带线、共面波导等等。不同模型对应的是不同的物理结构，电气特性差异很大。你选错了模型，哪怕参数填得再精确，出来的阻抗也可能和实际测试差好几欧姆。高速信号下的阻抗偏差，直接影响到信号完整性，轻则反射噪声变大，重则系统跑不稳定。这个坑我早年踩过，后来才慢慢总结出自己的一套模型筛选方法。

1.2 模型选错的后果：一个真实案例

我曾经做过一个项目，4层板，表层走USB差分线，目标阻抗90Ω。当时图省事，直接选了普通的Edge-Coupled Surface Microstrip模型，算出来的线宽间距组合看似很合理，就发给板厂了。结果首板回来后用TDR测试，实测差分阻抗只有84Ω左右，偏差超过6Ω。

后来排查原因，发现那条USB走线两侧有比较近的同层地铜，实际上形成了共面波导效应，地铜和走线之间的间距只有6mil左右，边缘场被显著拉低，阻抗自然就降了。我当时用的普通差分微带模型里根本没有“旁边地铜距离”这个参数，当然算不准。换成共面差分模型，填入Gnd-to-Trace间距后，计算值一下就和实测对上了。这件事让我意识到，SI9000的模型选择不是随便点点，而是要贴近实际布局结构。

2. 搞懂SI9000的模型族：从微带到带状线

2.1 单端模型：Surface Microstrip和Coated Microstrip怎么选

先看表层走线的单端模型。PCB表面走线一面是空气，一面是介质层，电磁场同时分布在空气和介质中，所以叫微带线。SI9000里最基础的模型是Surface Microstrip，适用于裸露在空气中的表层走线，比如板子上没有覆盖绿油的位置，或者高频测试探针接触的走线段。

但绝大多数实际PCB表层走线表面都会覆盖阻焊油墨，这时候就要用Coated Microstrip模型。这个模型允许你填阻焊层的厚度和介电常数，计算时会把阻焊层对边缘电场的影响算进去。阻焊层介电常数一般在3.3到4之间，厚度在0.4到1mil之间，别小看这层材料，表面微带线覆盖绿油后，阻抗通常会比裸铜时低2到4Ω。如果你用裸模型去算覆盖绿油的走线，结果几乎肯定是偏高的。

2.2 差分模型：Edge-Coupled和Broadside-Coupled的区别

差分信号在表层和内层都有应用，SI9000里的差分模型也分两大类：Edge-Coupled和Broadside-Coupled。Edge-Coupled指的是两根走线在同一层并排走，侧面耦合，这是最常用的情况。Broadside-Coupled则是两根走线在相邻层上下对正，通过介质层耦合，这种结构在HDI板里偶尔会出现，用来节省表层布线面积或改善串扰。

选择时特别容易出问题的是Edge-Coupled模型里又细分了是否覆盖阻焊、是否内嵌介质等子模型。我看到很多工程师拿到差分模型就直接填W和S，忽略了表面覆盖层。对于表层差分线，推荐优先用对应的覆盖模型，否则和单端一样，计算值会偏高。另外，如果差分走线两侧有很近的铺地，还要考虑共面差分模型，这个我们后面单独说。

2.3 共面波导模型：什么时候该用

共面波导结构，是走线所在层两侧存在同层参考地，走线和地之间保持固定间距。这种结构在射频电路、天线馈线、以及对串扰敏感的局部走线中特别常见。SI9000里的Coplanar系列模型，会多出Gnd-to-Trace这个关键参数，用来描述走线边缘到同层地铜的距离。

什么时候必须用共面模型？我的判断标准是：如果走线两侧地铜距离小于线宽或间距关键尺寸，或者你有没有阻抗线附近有大面积同层地铜，都应该至少用共面模型校对一下。还有一个容易被忽略的场景：表层走线旁边的地铜是板厂在铺铜时自然形成的，设计文件里没有显式画出“共面波导”，但实际上边缘场已经被地铜影响了。这种情况下，普通微带模型算出来的阻抗往往偏大，用共面模型才能反映真实物理。

2.4 内层模型：Stripline和Asymmetric Stripline的差异

内层走线上下都有参考平面，电磁场完全被介质包裹，这种结构叫带状线。SI9000中Stripline模型要求走线在上下面参考层之间的正中间，两个方向介质厚度一致。实际叠构中，内层信号层往往离上下参考平面的距离不一样，这时候就要用Asymmetric Stripline模型分别填入H1和H2。

还要注意Offset Stripline这个说法，它指的是稍微偏离中心的带状线结构，有时候和Asymmetric Stripline指同一个意思。具体选哪个，取决于你叠构中信号层两侧介质是否对称。我的习惯是直接根据叠构图纸里信号层到上下参考平面的实际距离来判断，只要两个距离不一致，就老老实实用非对称模型。接口里多填一个厚度参数不麻烦，但能避免后续不必要的返工。

3. 模型之外的关键参数：铜箔粗糙度怎么设

3.1 铜箔粗糙度为什么影响阻抗

很多工程师设模型时只关心介电常数和介质厚度，铜箔粗糙度经常不填或者随便填一个值。实际上，在高频下，信号电流因为趋肤效应集中在铜箔表面极薄的区域内，如果铜箔表面粗糙，电流实际路径会比理想平面更长。路径变长相当于电磁波传播速度变慢，特性阻抗会跟着变化，同时插入损耗也会增大。

你有没有发现，低频阻抗测试和高频阻抗测试结果经常对不上？除了板材Dk随频率变化外，铜箔粗糙度就是另一个重要变量。在SI9000中开启粗糙度设置后，软件会根据粗糙度模型修正阻抗和损耗计算结果。对于1GHz以下的低速信号，这个影响可能只有零点几欧姆；到了5GHz以上，粗糙度处理不好可能带来好几欧姆的偏差，这对射频和高速数字设计都是不能接受的。

3.2 SI9000里粗糙度参数怎么填

SI9000里设置铜箔粗糙度时，需要根据你用的铜箔类型来填。常规电解铜箔（HTE）粗糙度RMS值大概在0.4到0.5μm；RTF（反转处理铜箔）在0.2到0.3μm；VLP（极低轮廓铜箔）可以做到0.1μm左右。具体数值要参考铜箔供应商规格书，板厂也会提供他们常用铜箔的粗糙度范围。实际做阻抗预算时拿不到准确值，可以先按默认中等粗糙度0.3到0.4μm估算，等板厂反馈叠构后再修正。

软件里的粗糙度模型也有讲究，常见的有Hammerstad和Huray两种。Hammerstad模型对粗粒度的描述偏宏观，适合早期快速估算；Huray模型考虑了铜箔表面“球粒”状结构的等效球径和密度，对高频损耗预测更准。很多使用场景下我会直接用简单RMS值加默认损耗模型，但做25Gbps以上链路时，尽量选择更详细的表面粗糙度模型，并且和板厂确认他们工艺用的是什么铜箔。

3.3 表面处理与镀层是否要算进模型

这个问题特别容易踩坑。表层走线最终会做表面处理，比如沉金、沉银、OSP或喷锡。这些表面处理层的厚度或导电性和铜箔不同，会对表层微带线阻抗产生一定影响。SI9000的标准微带模型里一般没有单独的“表面处理层”参数，但有些版本允许你在介质结构里加一层特殊材料来模拟。

我的做法是，表层走线的阻抗计算先用Coated Microstrip模型覆盖阻焊层，再根据表面处理类型做微调。沉金层的镍层厚度约0.1到0.2μm，高频下因为趋肤效应，多数电流其实走的是镍层或铜镍界面，阻抗影响不明显，但也不是完全没有。如果板厂反馈实测和计算偏差较大，记得问一下他们用的表面处理厚度，再拿回模型里重新计算对比。这和铜箔粗糙度一样，属于“看起来不重要，算细了才知道厉害”的参数。

4. 实操：用SI9000做一个50Ω表层微带线

4.1 叠构参数准备

用SI9000算阻抗，输出线宽只是最后一步，前面必须先有一份可靠的叠构参数。这里我以一个常见4层板为例。假设表层到参考层之间的介质厚度是4mil，材料是常规FR4，介电常数按4.2算，损耗角正切0.02。表层铜厚按1oz成品铜厚1.4mil计算，走线表面有阻焊层覆盖，阻焊层厚度按0.6mil，介电常数3.5。

需要特别提醒的是，这里的介质厚度H不是板材标称厚度，而是压合后信号层到参考层之间的实际介质厚度。含PP和芯板的部分要分别确认。很多板厂报价时只会给总板厚，不会主动给单层介质厚度，需要单独要叠构表。拿不到精确值，至少要拿到PP类型和芯板规格，自己按压合后厚度估算。

4.2 在SI9000中选择模型并填参

打开SI9000，我以表层50Ω单端走线为例。这次是普通表层走线，旁边地铜距离较远，不需要共面效应，所以选择Coated Microstrip模型。进入界面后依次填入介质厚度H=4mil、介电常数Er1=4.2、铜厚T=1.4mil、线宽W可以先按8mil起算、阻焊层厚度C=0.6mil、阻焊层介电常数Ce=3.5。

填完参数点Calculate，软件会计算出特性阻抗。一般在这个叠构下，8mil线宽算出来大概在49到51Ω之间，比较接近50Ω目标。如果算出来偏低，就把线宽调小一点；如果偏高，就把线宽调大一点。迭代两轮就能得到比较理想的线宽。注意微带线线宽越宽，特性阻抗越低，这个趋势要和软件计算结果结合起来理解。

4.3 调整线宽到目标的套路

在SI9000里调线宽，不需要每次都手动改参数重新计算。很多版本支持目标阻抗值反推线宽，直接输入目标50Ω，软件会给出建议线宽。不过我不建议无脑用反推结果，因为实际板厂蚀刻后线宽会有一定偏差，阻抗控制还需要留出容忍范围。

通常我会先计算一个目标线宽，再按±10%线宽各算一次阻抗，看阻抗变化范围能否落在±10%的接受区间。比如目标50Ω时，线宽8mil，偏差±0.5mil，算出来阻抗范围大概在48到52Ω之间，这个方案就算合理。如果设计规范要求5%以内，那就需要更精确地控制介质厚度和铜厚，甚至考虑调整叠构。

4.4 阻焊层带来的偏差修正

表层走线在SI9000中到底选裸模型还是覆盖模型，直接影响最终结果。还是上面那个例子，如果我不填阻焊层而用Surface Microstrip模型，同样8mil线宽，算出来的阻抗会比覆盖模型高2到3Ω。也就是说，目标50Ω时，如果用了裸模型，为了把阻抗压回50Ω，可能会把线宽改宽，结果板子上实际铺了覆盖层后，实测阻抗反而偏低。

所以我的习惯是：设计阶段就按实际工艺选带阻焊层的模型，把阻焊层厚度和介电常数按常规范围填入。等板厂叠构确认单下来，再按板厂的实际阻焊厚度重新计算确认。阻焊层厚度对表层阻抗的影响非常稳定，参数越贴近真实工艺，仿真和实测的偏差就越小。

5. 常见问题与排查技巧

5.1 算出的线宽和板厂反馈差很多

这是最常遇到的情况。你按自己的叠构和模型算出线宽6.5mil，板厂反馈说他们算出来要7.2mil才能满足50Ω。先别急着怀疑板厂，先对比两边叠构参数。很多时候问题出在介电常数上，你自己用的Er=4.2，板厂用的Er=4.4，或者板厂还考虑了玻纤编织效应，导致Dk选取更加保守。

如果叠构参数接近但结果差很多，再看是不是模型选择的差异。外层走线有阻焊和没有阻焊，内层走线对称和非对称，都会导致几欧姆到十几欧姆的差别。建议你把自己的SI9000文件或参数截图发给板厂，请他们按同样的模型和参数跑一遍，两边结果基本对齐后再讨论工艺差异。这样做能省下大量沟通成本，也能快速定位是哪边输入条件不一致。

5.2 差分阻抗怎么调间距、线宽

差分阻抗的调试思路和单端不完全一样。差分阻抗同时受线宽W和线间距S影响。增大线宽会降低差分阻抗，增大间距会减弱耦合，差分阻抗会升高。实际调整时，如果差分阻抗比目标低，可以先微调间距S拉大一点；如果比目标高，则缩小间距或适当加宽线宽。

这里要留意，很多工程师只盯着差分阻抗，忽略了单端阻抗也要满足要求。比如USB或PCIe差分线，除了要求90Ω或100Ω差分阻抗外，对单端阻抗也有规范要求，例如50Ω或特定范围。用SI9000的差分模型计算时，软件一般会同时给出差分阻抗和共模/单端阻抗参考值，注意别只看差分值，把单端值也拉出来对比设计规范。

5.3 粗糙度与实测误差的对应

阻抗实测和计算对不上，排查顺序我建议先从叠构厚度和线宽检查起，再看表面粗糙度设置。因为粗糙度对阻抗的影响相对较小，一般也就1到3Ω，但如果前面都检查过了还找不到原因，这种“小差异”就会成为压垮信号的最后一根稻草。

之前做一个10Gbps背板项目，2oz铜厚内层走线，计算阻抗和TDR实测差了2.5Ω。后来把铜箔粗糙度从默认值0.3μm调整到板厂实际使用的0.6μm，计算值立刻向实测值靠近了3Ω左右。这说明高频段粗糙度模型对高铜厚的影响不能忽略。不同板厂的压合和铜箔处理工艺差别很大，最稳妥的办法是同一个项目第一次流片后，把实测数据和初始仿真对比，标定出一套适合该板厂的粗糙度参数，后续项目就能用这套参数做快速预估。

5.4 模型选择速查经验

这个表不是让你背下来，而是给你一个筛选思路。先看走线在哪一层，再看表面有没有覆盖，最后看是否需要共面效应，三步走下来基本能锁定正确的模型族。

6. 最后分享几个实操心得

和SI9000打了十年交道，说几个不一定写在说明书里但确实有用的体会。第一个是模型越贴合实际工艺越可靠，不要因为界面参数多就嫌麻烦。阻焊层、铜箔粗糙度、介质厚度不对称，这些参数看似琐碎，但它们恰恰是决定仿真和实测是否一致的关键。第二个是做好和板厂的参数闭环，每次打样回来的测试数据，我都会反哺到下一轮仿真模型里，慢慢形成一套针对特定板厂的“校准参数”，这样越算越准。

还有一个细节，SI9000计算时单位一定要和叠构表统一。有人习惯用mil，有人用um，切换时不注意就会差25.4倍。虽然这种低级错误不多，但一旦发生，整个计算结果完全作废，还容易误导后续设计。我的习惯是拿到叠构表后先统一转成mil和Ω，自己单独记录一份参数清单，这样不管软件界面怎么切换，基准都不会乱。

如果你现在正在做高速板，卡在阻抗计算这一步，建议先别急着改线宽。回头把模型选择这件事重新过一遍，确认你选的模型和实际走线结构一致，再检查粗糙度、阻焊层这些容易被忽略的参数。很多时候，阻抗算不准不是软件不行，而是我们没把模型和工艺之间的对应关系搞清楚。把这一环做扎实了，SI9000就是一套真正可靠的设计工具。