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简介：这份基于STM32与AD9850的DDS实现资料包，面向嵌入式开发者和有一定单片机基础的电子爱好者，系统讲解利用STM32控制AD9850芯片生成可调频率正弦波的核心方法。包内共170个文件，以C源码、H头文件及STM32标准外设库文件为主，辅以工程配置、编译链接文件、调试记录、备份文件与HTML说明文档，整体规模约2.47MB，可直接导入Keil工程开展学习与二次开发。配文详细梳理了DDS原理、AD9850引脚连接、频率控制字计算、低通滤波器设计以及HAL/LL库编程思路，并覆盖GPIO初始化、复位时序、动态调频、波形输出等关键环节，帮助读者从原理到代码完整搭建一个信号发生器项目。已有723人学习下载，对需要快速掌握STM32驱动DDS、设计测量仪器或频率合成模块的开发者具有直接参考价值。

1. 用STM32控制AD9850，是在解决什么信号问题

需要一路可控的正弦波信号源时，方案并不少，但DDS芯片加单片机的组合是实验室里最省事的一种：一块AD9850模块加一块STM32最小系统，几十元成本就能得到从接近直流到几十MHz可编程的正弦波，频率分辨率能做到0.03Hz量级。标题里三个关键词的分工很明确——AD9850是承担直接数字频率合成（DDS）的专用芯片，STM32负责把频率数字算好、按芯片时序把控制字写进去，DDS则是这套方案背后“用数字累加器生成模拟频率”的原理。这篇按实际调模块的顺序展开：先立住DDS原理和AD9850的两种接口时序，再给一套能在STM32上直接跑的最小驱动代码，然后集中列出波形不对、频率不准时的排查点，最后补几个把DDS真正用起来的技巧。

2. DDS原理与AD9850接口：频率控制字、W_CLK、FQ_UD怎么配合

2.1 相位累加器：DDS为什么能用一个数字字决定频率

DDS的核心是一个N位相位累加器。每个参考时钟周期，累加器把频率控制字FTW加一次，累加器溢出后自然回绕，溢出越快，输出频率越高。累加器的高位作为正弦查找表的地址，读出幅值送给DAC，输出就是阶梯状正弦波。这个结构里没有锁相环、没有分频器，频率切换只改一个加数，所以DDS能做到瞬时跳频而相位连续，这是它比PLL信号源有优势的地方。

AD9850的相位累加器是32位，参考时钟最高可以到125MHz。输出频率fout、参考时钟fclk和频率控制字FTW三者满足下面的关系：

fout = FTW x fclk / 2^32 FTW = round(fout x 2^32 / fclk)

在125MHz参考时钟下，频率分辨率是125MHz除以2^32，约等于0.0291Hz。也就是说，你告诉它“输出1.0000001MHz”，它在理论上真的能逼近这个频率，不需要任何模拟微调元件。这是AD9850这类DDS芯片最吸引人的地方：频率精度由数字字决定，而不是由电阻电容决定。

实际使用时有一个边界要记住：输出频率超过参考时钟的40%以后，DAC重建出来的波形谐波和镜频分量会急剧增大，单纯提高FTW没有意义。一般把fout限制在fclk的四成以内，比如125MHz晶振时最多干净地出到50MHz左右，常用区间其实是40MHz以下。

2.2 频率控制字计算：上板前先算数值

写驱动之前第一步是把FCW算出来，这一步错了后面所有波形都是错的。以下按125MHz参考时钟算出几个常用频率对应的控制字，可以直接拿去对代码：

计算时用浮点算完再四舍五入取整，不要用整数乘法展开，否则fout较大时会引入几十Hz以上的误差。如果模块上实际晶振不是125MHz，这组数字全部按比例变，所以程序里最好把fclk做成参数，而不是把算好的常数写死在代码里。

2.3 串行40位时序：字节顺序和锁存条件

AD9850的控制字共40位，其中32位频率控制字、5位相位调制字、1位电源休眠位和2位保留位。串行加载时，40位数据在W_CLK的上升沿逐位移入，先移入的是最高位，也就是32位频率控制字的最高字节。按字节组织的发送顺序如下：

串行数据从D7引脚进入，不是D0。移完40位之后，输出不会立刻更新，必须把FQ_UD引脚由低拉高、再拉低，FQ_UD的上升沿才会把移位寄存器里的内容锁存到输出端。注意一个细节：FQ_UD产生上升沿之前，W_CLK应保持高电平，这个顺序在数据手册里有明确说明，照做就行。

2.4 并行加载与3.3V/5V电平适配

并行模式与串行模式的区别只在数据宽度：D0 - D7一次送一个字节，W_CLK每个上升沿锁存当前字节，5个上升沿收完5字节，最后同样用FQ_UD上升沿触发更新。并口的写入函数可以写成这样：

/* 8位并口写入一字节, 假设D0-D7接在STM32的PB0-PB7 */ void ad9850_parallel_write_byte(uint8_t dat) { GPIOB->ODR = (GPIOB->ODR & 0xFF00u) | dat; /* 数据摆上数据线 */ HAL_GPIO_WritePin(GPIOA, GPIO_PIN_6, GPIO_PIN_SET); /* W_CLK上升沿 */ HAL_GPIO_WritePin(GPIOA, GPIO_PIN_6, GPIO_PIN_RESET); }

这段代码展示的是最基本的时序骨架：先保证数据线上电平稳定，再给W_CLK一个上升沿。真正工程里要把D0-D7的引脚掩码和移位量做成宏，避免手写8行赋值。并口和串口共用W_CLK和FQ_UD，只是数据线数量不同，所以驱动逻辑可以复用同一套状态机。

电平方面，AD9850的数字IO按照3.3V工作设计，市面上多数模块也以3.3V供电。STM32F103系列引脚标注FT的可以容忍5V，接5V供电的AD9850模块问题不大，但最稳妥的做法还是让模块用3.3V供电，不确定时量一下模块上稳压输出再接线。

3. STM32驱动AD9850：串口最小代码与并口扩展写法

3.1 接线：串行模式只占用三个GPIO

串行模式是上手最快的方案，只需要W_CLK、D7、FQ_UD三根信号线，加上共地。典型接法如下：

有人习惯用硬件SPI的MOSI和SCK接AD9850的D7和W_CLK，这样能省CPU翻转时间。不过AD9850的串行时序和标准SPI并不完全一样：没有CS引脚、需要连续40位打包，还要再加一个GPIO做FQ_UD。GPIO模拟完全够用，因为W_CLK工作在几百kHz到几MHz都能满足芯片要求，STM32的IO翻转速度没有任何压力。

3.2 FCW计算与40位发送的HAL实现

下面是一套完整的串行模式驱动，包含频率控制字计算、逐位发送和频率更新三个部分：

#define DDS_DATA_PORT GPIOA #define DDS_DATA_PIN GPIO_PIN_5 #define DDS_WCLK_PORT GPIOA #define DDS_WCLK_PIN GPIO_PIN_6 #define DDS_FQUD_PORT GPIOA #define DDS_FQUD_PIN GPIO_PIN_7 /* 计算频率控制字, fsys是AD9850实际系统时钟, 单位Hz */ static uint32_t dds_calc_fcw(double fout, double fsys) { return (uint32_t)(fout * 4294967296.0 / fsys + 0.5); } /* 串行模式: 每次W_CLK上升沿移入1位, MSB先行 */ static void dds_send_bit(uint8_t bit) { HAL_GPIO_WritePin(DDS_WCLK_PORT, DDS_WCLK_PIN, GPIO_PIN_RESET); HAL_GPIO_WritePin(DDS_DATA_PORT, DDS_DATA_PIN, bit ? GPIO_PIN_SET : GPIO_PIN_RESET); HAL_GPIO_WritePin(DDS_WCLK_PORT, DDS_WCLK_PIN, GPIO_PIN_SET); } static void dds_send_byte(uint8_t dat) { for (uint8_t i = 0; i < 8; i++) { dds_send_bit((dat & 0x80u) != 0); dat <<= 1; } } /* 设置输出频率并锁存, fout_hz单位Hz */ void dds_set_frequency(double fout_hz) { uint32_t fcw = dds_calc_fcw(fout_hz, 125.0e6); dds_send_byte((uint8_t)(fcw >> 24)); /* 频率控制字最高字节 */ dds_send_byte((uint8_t)(fcw >> 16)); dds_send_byte((uint8_t)(fcw >> 8)); dds_send_byte((uint8_t)fcw); /* 频率控制字最低字节 */ dds_send_byte(0x00); /* 相位0, 不掉电 */ HAL_GPIO_WritePin(DDS_FQUD_PORT, DDS_FQUD_PIN, GPIO_PIN_SET); HAL_GPIO_WritePin(DDS_FQUD_PORT, DDS_FQUD_PIN, GPIO_PIN_RESET); }

代码逻辑上要说明几点。dds_send_bit先把W_CLK拉低，数据线摆好电平，再把W_CLK拉高，这个上升沿完成一位采样，顺序不能反过来。发送40位时从频率控制字最高字节开始，因为AD9850片内移位寄存器把最先进入的位当作最高位，先发低字节会导致频率完全错乱。第5个字节0x00的bit7 - bit3是5位相位控制字，全0表示0度相移，bit2为0表示不进入休眠模式。最后FQ_UD拉高再拉低，这个上升沿才真正让输出频率生效。

参数方面，dds_calc_fcw的第二个参数是AD9850实际参考时钟，如果模块上的晶振是30MHz或100MHz，这里要改成对应的值，否则写入1MHz实际输出不对。fout_hz超过fsys的40%时程序不会报错，但输出波形质量会明显下降，这一点在扫频上限时尤其要注意。

3.3 并口方式：5字节写入和FQ_UD锁存

如果模块已经引出D0 - D7，或者需要更高的频率更新吞吐率，可以改用并口。并口发送的内容和串口一样，只是每8位一次性写入：

/* 并口写频率, 假设D0-D7接PB0-PB7 */ void dds_write_parallel(uint32_t fcw, uint8_t phase) { uint8_t bytes[5]; bytes[0] = (uint8_t)(fcw >> 24); /* 最高字节 */ bytes[1] = (uint8_t)(fcw >> 16); bytes[2] = (uint8_t)(fcw >> 8); bytes[3] = (uint8_t)fcw; /* 最低字节 */ bytes[4] = (uint8_t)((phase & 0x1Fu) << 3); /* 5位相位字放入bit7:3 */ for (uint8_t i = 0; i < 5; i++) { ad9850_parallel_write_byte(bytes[i]); /* 数据摆好后W_CLK上升沿 */ } HAL_GPIO_WritePin(DDS_FQUD_PORT, DDS_FQUD_PIN, GPIO_PIN_SET); HAL_GPIO_WritePin(DDS_FQUD_PORT, DDS_FQUD_PIN, GPIO_PIN_RESET); }

并口写字节时，数据线上的8个bit必须先于W_CLK上升沿建立好，代码里先写ODR再拉W_CLK，顺序上天然满足。这里把相位字单独做成参数，是为了后面做BPSK或QPSK时直接改一个字节就能切换相位。并口相比串口少了逐位移位的开销，40位更新从约40次IO操作降到5次IO操作，在高速扫频场景下差别明显。

3.4 初始化顺序：先给一个确定输出再改频

主程序里最容易犯的错是上电后不写任何频率就往后执行。AD9850上电时内部寄存器是随机状态，输出端可能是一个未知频率的信号，把后级电路打乱。最小初始化顺序如下：

int main(void) { HAL_Init(); SystemClock_Config(); MX_GPIO_Init(); dds_set_frequency(0.0); /* 先写FCW=0, 输出直流, 让后级有个确定状态 */ HAL_Delay(100); dds_set_frequency(1000000.0); /* 再输出1MHz */ while (1) { /* 主循环放维护任务, 不要在循环里直接反复改频率 */ } }

第一次调用dds_set_frequency(0.0)时FCW为0，相位累加器不动，DAC输出一个恒定的中间电平，这相当于一个复位动作。之后延时100ms再写目标频率，确保AD9850内部上电完成。GPIO初始化时建议把速度等级配成GPIO_SPEED_FREQ_HIGH，W_CLK和FQ_UD初始电平设为低。

工程环境上，Keil5安装STM32芯片包、用标准库还是HAL库，对这个驱动没有实质影响，上面代码基于HAL库只是为了读起来通用。标准库的GPIO翻转写法更快，但原理完全一样。

4. 波形不对、频率不准：AD9850链路与STM32侧排查顺序

4.1 输出没有信号或幅度异常小

第一个常见坑是示波器直接去点IOUT引脚。AD9850的输出是电流型，满幅电流由RSET决定，标准3.9kΩ电阻对应约10mA。如果用裸片自己打板，IOUT必须对地接一个50到100Ω电阻把电流转成电压，IOUTB做对称输出。成品模块上通常已经集成电阻、射频变压器和低通滤波器，直接量模块的SMA输出口就行。

还有一种情况是把高频输出当成没信号。DAC重建的阶梯波在几十MHz时看过去就是一团锯齿，带宽不足的示波器上更难看清楚。先把频率降到1kHz，用普通探头观察正弦波是否出现，再逐步升频，这样能区分是输出问题还是测量问题。

4.2 频率系统性偏差：晶振频率与输入捕获校准

设置1MHz，实测只有0.24MHz，这通常不是代码错，而是板上晶振频率和程序里写的不一致。市面AD9850模块的晶振有30MHz、100MHz、125MHz几种，程序按125MHz计算FCW，板子实际跑30MHz时，输出频率就变成期望值的24%左右：

校准方式用STM32的定时器输入捕获最直接。把DDS输出接到定时器输入引脚，配置上升沿捕获，测两个上升沿之间的计数值，换算成周期和频率：

uint32_t cap1, cap2; /* 等待第一次捕获 */ while ((TIM2->SR & TIM_SR_CC1IF) == 0); cap1 = TIM2->CCR1; /* 等待第二次捕获 */ while ((TIM2->SR & TIM_SR_CC1IF) == 0); cap2 = TIM2->CCR1; uint32_t ticks = cap2 - cap1; double fmeas = (double)tim_clock / (double)ticks; /* tim_clock是TIM2实际计数时钟 */

测到实际频率fmeas后，如果当时写入的FCW是x，那么板子真实参考时钟就是：

fsys_actual = fmeas x 2^32 / x

把这个数写回dds_calc_fcw的第二个参数，再测一次1MHz和10MHz两个点，误差通常会降到几十ppm量级，剩下的偏差来自晶振本身。

提示：优先用输入捕获校准，不要先怀疑代码。AD9850模块的晶振丝印可能和实际频率不一致，以实测为准。

4.3 更新瞬间波形错乱：40位发送的原子性

DDS改频率不是一条指令，而是连续40次W_CLK翻转。如果主循环正在发送过程中来了串口中断或定时器中断，发送会被打断，移位寄存器里混入错误位，输出表现为跳到一个莫名其妙的频率且一直保持。解决思路是把频率更新做成临界区：

void dds_safe_update(double fout_hz) { __disable_irq(); dds_set_frequency(fout_hz); __enable_irq(); }

关中断时间很短：40位乘以每次两次GPIO写操作，在72MHz主频下通常几微秒到十几微秒。实时性要求高的系统里不必关全部中断，可以把当前不需要响应的那一个中断源关掉，减少对被保护任务的影响。

4.4 ST-LINK连不上与delay卡死：环境型问题

stm32 target not found这类报错，多半是SWD引脚被程序复用、芯片进入休眠或者供电不稳。用stm32 st-link utility连接时按住板子复位键再点连接，成功率高很多；如果还连不上，检查boot0是否被拉高。另一种情况是HAL工程里时钟树配错导致SysTick不工作，HAL_Delay卡死在等待标志的循环里，DDS驱动本身没问题，但程序看起来像死机。遇到delay卡死先看SystemCoreClock变量是否正常，再查时钟初始化。

5. 扫频源、相位控制与幅度调整：AD9850的三个实用技巧

5.1 用定时器驱动扫频，避免主循环卡死

做扫频源时不要在主循环里裸写for循环加HAL_Delay，中断一多扫频节奏就会乱。常见做法是定时器中断里置一个标志，主循环检测到标志后执行频率更新：

volatile uint8_t sweep_flag = 0; double sweep_freq = 500000.0; /* 扫频起点 500kHz */ void HAL_TIM_PeriodElapsedCallback(TIM_HandleTypeDef *htim) { if (htim->Instance == TIM3) { sweep_flag = 1; } } /* 主循环中 */ if (sweep_flag) { sweep_flag = 0; sweep_freq += 1000.0; /* 每次步进1kHz */ if (sweep_freq > 10000000.0) { sweep_freq = 500000.0; /* 扫到10MHz后回绕 */ } dds_safe_update(sweep_freq); }

定时器中断只做置标志，不做DDS发送，这样中断处理时间保持在纳秒级。扫频步进用浮点累加而不是每次重新计算FCW，避免除法和浮点转换的抖动。更新间隔要大于一次完整发送的时间，否则标志还没被处理又置位，扫频速度会受发送阻塞拖累。

5.2 5位相位控制字实现固定相移

AD9850第五字节的高5位是相位移位字，5位把360度分成32份，每份11.25度。要输出90度相移，相位字为8，发送时写成：

dds_send_byte((uint8_t)(8u << 3)); /* bit7:3 = 8, 即90度 */

改完相位字节后同样需要FQ_UD上升沿才能生效。这个特性做BPSK时很实用：两个相位字交替写入，输出端就能看到0度和180度的相位跳变，而频率完全不变。

5.3 RSET调整幅度与最后校准

AD9850没有数字增益寄存器，输出幅度由RSET电阻决定。增大RSET会降低IOUT满幅电流，比如从3.9kΩ换到10kΩ量级，输出幅度按比例下降。这个方法的线性度和温漂不如正规衰减器，适合固定幅度调节，不适合做可变增益控制。换完电阻后用示波器重新标定一次幅度。最后把上一步校准出来的fsys_actual写回dds_calc_fcw的第二个参数，再跑一遍1MHz和10MHz两个点，两处读数都落在预期误差范围内，这套驱动就可以直接用于后续扫频和相移实验了。

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