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简介：基于FPGA的逻辑分析仪设计源码，面向FPGA学习者和数字电路设计人员，适合课程设计、毕业设计或工程入门参考。设计实现了16通道逻辑分析仪的基本功能，通过拨码开关可选择采样触发模式与采样频率，采集到的逻辑时序数据经VGA接口输出至显示器，可直观观察电平随时间的变化。压缩包为rar格式，共106个文件，整体大小约1.71MB；核心代码以Verilog源码文件和AHDL文本描述文件为主，同时包含Quartus工程配置文件、下载文件、存储器初始化文件与时序约束等，另有图片和readme说明，便于直接打开工程并对照学习。目前已有950人学习下载；这份结构紧凑的完整工程包，既覆盖了从代码编写、综合布局布线到下载验证的FPGA开发全流程，又通过VGA显示通道和触发控制逻辑展示了逻辑分析仪的实际实现思路，适合作为后续扩展采样深度、增加协议分析功能的可复用起点。 做硬件调试这几年，我手里最离不开的工具就是逻辑分析仪。早先一直用成品仪器，有一次要抓一块高速ADC的并行输出时序，采样率不够导致波形完全没法看，从那天起我就在盘算：能不能用FPGA自己做一台？这个想法最终落地的就是这套“基于FPGA的逻辑分析仪设计源码”。整套系统FPGA端实现了8通道采样、深度FIFO缓存和灵活的触发逻辑，配合外部ARM做数据交互，上位机兼容PulseView，最高采样率能跑到250MHz，日常调试SPI、I2C、UART、CAN这类接口绰绰有余。如果你正打算入门FPGA，或者调试接口时总觉得工具不够顺手，这个项目值得花点时间研究，本文我把设计思路、源码架构和调试过程中踩过的坑一次说清楚。

1. 项目定位与设计思路拆解

1.1 为什么不自直接买成品逻辑分析仪

市面上几十块钱的逻辑分析仪确实存在，几万元的商用设备也不少，可它们中间地带的空白特别明显。便宜货的问题集中在采样深度和触发能力上，大部分廉价方案用的主控芯片内部SRAM当缓存，深度撑死几十K样本，抓I2C的连续读写没问题，一追复杂的DDR训练序列就露馅。商用设备当然强悍，但价格对个人玩家和中小团队并不友好，而且很多场景其实用不上那么高的采样率。

用FPGA做逻辑分析仪，本质上是把“采样够快、存储够深、触发可控”这三个要求统统握在自己手里。FPGA的IO可以轻松跑到几百MHz采样率，DDR3甚至DDR4挂上去以后存储深度直接以M为单位计算，触发逻辑又可以做成任意组合条件，这些能力恰好是成品低端仪器的软肋。从投入角度看，一块入门级FPGA开发板几百元就能搞定，对比同性能成品仪器，省下的预算足够再买两块传感器板子。

1.2 整体架构与数据通路

这套系统的硬件链路大致是：被测信号进入FPGA的IO引脚后，先经过可选的上拉电阻和钳位保护电路，再进入采样模块。采样模块以设定的采样率连续采集，数据同步写入FIFO缓存，触发模块实时监视数据流，满足触发条件后打上标记，深度存储由外挂DDR3承担，FPGA内部维护读写仲裁逻辑。最终数据通过FMC总线交给STM32H743，再由ARM通过USB或者网络发给PC端的PulseView软件显示。

这个架构的核心思路是“分工明确”：FPGA只处理与时间强相关的部分，也就是采样、触发、存储；ARM负责管理、通信和协议解析。这样设计的好处是FPGA端逻辑简单可靠，不容易出现复杂的跨域耦合问题，ARM端又能复用大量现成的USB协议栈和文件系统代码，整体开发周期大幅缩短。源码侧也严格按照这个分工拆成三个独立工程，分别是FPGA采样核心、FMC桥接逻辑和ARM固件。

2. 核心模块设计与源码解析

2.1 采样模块与时钟管理

采样模块是整个逻辑分析仪的心脏。对于8通道、250MHz采样率的设计，每个通道每个时钟周期产生1bit数据，合计2bit宽的数据总线，写入FIFO的带宽需求就是250MB/s，这个量级在FPGA内部跑起来并不吃力。注意这里的关键点不是带宽，而是采样时钟的来源和相位对齐问题。

所有通道必须用同一个采样时钟打拍，否则通道间会出现固定偏差。我在设计里用MMCM/PLL生成了采样时钟，并且对输入引脚施加了等同的约束，确保数据时钟路径一致。源码里有一个独立的sample_core.v模块，内部例化8个D触发器组，每一路输入都先在采样时钟沿打一拍，再做一次同步处理，这样就消除了亚稳态风险，也为后续触发比较提供了稳定的数据。

采样率不一定要固定，源码里预留了分频系数配置寄存器，ARM可以动态调整，范围从1kHz到250MHz分档可调。低速接口调试时降低采样率能显著延长记录时间，比如I2C的100kHz模式，用1MHz采样率就能看得清清楚楚，配合深存储可以连续记录好几秒的数据，这对定位偶发问题极其有用。

2.2 触发模块的多样化实现

触发逻辑看似简单，做好很难。最基础的上升沿触发就是把当前采样数据与上一拍数据做比较，变化方向符合预期就输出触发信号，这部分代码比较简单。真正考验设计的是码型触发和脉宽触发，码型触发需要把8通道的当前值和一个预设值逐位比较，还要支持按位掩码，某些bit不参与比较——这在实际调试总线时特别常用，比如只关心某个地址段的数据，其他bit一概忽略。

脉宽触发则涉及计数器，检测到设定电平后启动计数，宽度落在用户设定的窗口内才触发，这个功能用来抓毛刺非常有价值。我把这些触发逻辑统一封装在trigger_unit.v中，对外暴露的接口只有采样数据、触发配置和触发结果三个信号，内部组合逻辑加上几个计数器实现，不占用太多逻辑资源。

源码中触发位置标记也是重点。采样数据流水线有一个可配置的预触发深度，触发发生后，FIFO里已经存了触发点之前的一段波形，这样抓到的数据既包含触发前因，也包含触发后果。预触发深度默认设置为总深度的1/4，在PulseView里能看到完整的时序上下文，排查问题的时候这点特别关键。

2.3 异步FIFO与DDR3存储管理

采样时钟和DDR3时钟不在同一个域，所以FIFO必须选异步FIFO。采样侧250MHz写入，存储侧DDR3以突发方式批量读出，中间靠一个深度为1024的异步FIFO做缓冲。源码里直接使用Xilinx原语例化，没有自己撸FIFO，生产力和可靠性都更有保障，如果你用的是其他厂家的FPGA，换成对应的IP核就行。

到了DDR3这部分，虚拟项目的核心难度在于读写仲裁。我把DDR3的地址空间分成多个环形缓冲区，每个通道对应一段独立区域，读写指针各自独立维护。写侧每次攒够一定字节数就发起一次突发写入，读侧按上位机请求批量读回。为了避免读写冲突，仲裁器采用简单的优先级策略：写请求优先，因为如果写侧FIFO满了，采样数据就会丢，这是逻辑分析仪最难接受的情况。

源码中DDR3控制器的读写时序是现成的，完全可以直接复用，但需要注意地址对齐问题。DDR3突发长度固定为8，访问地址需要按突发边界对齐，否则读写效率会大打折扣。我开始写的时候没注意这个，导致实际带宽只有理论值的60%，后来对齐后就好多了，实测能稳定跑到接近理论峰值。

3. 上位机通信与协作逻辑

3.1 FMC桥接与寄存器映射

FPGA采集到的海量数据最终要从DDR3搬到PC上，这一步我用STM32H743来当搬运工。FPGA与ARM之间走FMC总线，速度稳定而且通用性强。FMC接口在ARM侧就是一块内存区域，读写寄存器和读写内存没有区别，FPGA侧则需要模拟一个异步SRAM接口，配合地址线、数据线、读写使能信号完成握手。

我维护了一份寄存器映射表，例如偏移0x00是控制寄存器，写1启动采集写0停止采集；偏移0x04是触发配置寄存器组，触发类型、触发值、掩码全部打包成32bit字；偏移0x08以后是数据读取区，ARM直接按地址读取采样数据即可。映射表源码中注释很详细，接手的人不用看完整FPGA代码也能完成驱动开发，这对项目后期维护特别重要。

FMC通信有一个坑必须提醒：STM32H743的FMC时序参数需要和FPGA端逻辑严格匹配，尤其是异步SRAM的地址建立时间、数据建立时间这些参数。我实际调的时候碰到过偶尔读回来全是0xFF的情况，排查半天发现是FMC总线频率太高，FPGA端来不及驱动数据线，后来把FMC时钟从100MHz降到60MHz就稳定了。

3.2 兼容PulseView的数据封装

数据从ARM出来之后，PC端如何显示，我决定让它兼容PulseView。PulseView是一个开源的多协议逻辑分析仪软件，支持sigrok协议，Saleae逻辑分析仪的数据格式它也能解析。我们要做的只是把采集数据按照PulseView能识别的格式打包传输。

sigrok格式核心包含两部分：采样率信息和采样数据。采样率用一个32bit整数表示，采用数据则按通道顺序排列，每8个采样点打包成一个字节，每个bit对应一个通道。源码中ARM端打包逻辑完全按这个格式实现，通过USB虚拟串口或者网络发送给PulseView。实测PulseView能直接识别并正确显示波形，不必在PC端做任何额外配置。

有一个细节值得注意：PulseView会把第一个采样点当成时间零点，如果FPGA抓到的数据里包含了触发标记以外的前导数据，波形显示上会有偏移。解决方法是把预触发深度也告诉上位机，让它根据这个值重新对齐波形。我把预触发深度也打包进了数据头部，PulseView那边解析后显示就自然对齐了。

4. 常见问题与调试技巧实录

4.1 采集到的数据全高或者全低

这个现象多数不是FPGA逻辑错误，而是硬件链路断了。先检查探针是不是接触良好，再测一下IO引脚电平是否正确，用万用表量一下就知道。如果引脚电平正常但FPGA采样侧还是全高，多半是引脚约束问题，检查XDC约束文件里有没有正确指定电平标准，LVCMOS33和LVTTL不能混用。

排除了这些之后，再回到采样时钟上排查。如果采样时钟根本没有起振，内部逻辑得不到时钟，所有寄存器保持复位状态，也会表现为全高或全低。我调试时习惯先用ILA抓一下采样时钟信号，确认时钟频率是否正确，这一步能过滤掉一半问题。

4.2 FIFO溢出丢数据

FIFO溢出的本质是写速率超过读速率。在触发连续长时间记录场景下，DDR3带宽如果不够，写侧FIFO很容易积压直到满。我遇到这个问题时，先检查DDR3读写带宽是否符合预期，再用ILA监控FIFO满信号，可以直观看到什么时候溢出。

解决方法有两个方向：一是提高DDR3效率，把DDR3核心频率调到最高，调整仲裁策略让写突发长度尽量长；二是降低需求侧负载，比如只开启需要的通道，不需要的通道不参与采集，这样写入数据量直接减半，溢出风险大幅降低。

4.3 触发到了但数据对不上

触发了但显示的数据和预期不符，这个问题的根源往往在触发比较器的数据路径上。触发模块和存储模块应该在同一个数据快照上工作，如果触发逻辑读的是某个节点的数据，存储的是另一个节点的数据，两者就会错位。我在源码里特别加了一个数据通道对齐逻辑，把触发比较和FIFO写入的使能信号打在同一个时钟周期上，这样能保证两者看到的是同一次采样的数据。

如果对齐逻辑没做，你在PulseView里设置的触发条件和看到的触发点位置就会对不上，表现为“明明该触发却没触发”，或者“触发了但波形不对”。这类bug排查起来比较费劲，建议从一开始就把触发和存储做成同一个流水线级数。

4.4 代码移植的注意事项

如果你的FPGA平台不是Xilinx，源码里的MMCM、异步FIFO、DDR3控制器都需要换成对应厂家的IP核。接口定义我尽量保持通用，所以逻辑修改量不大，主要工作是重新例化IP。驱动代码方面，FMC接口是ARM的通用功能，STM32系列基本都有，其他ARM芯片如果带FMC或者FSMC，修改引脚配置后也能跑。

我个人比较推荐保留源码里的顶层接口定义，换平台时只需要把内部实现替换掉就行。顶层模块的注释写得比较详细，每个接口信号都有说明，后续维护或二次开发的人不至于一头雾水。

这套源码做下来的最大感受是：FPGA逻辑分析仪的价值不在于它比成品仪器强多少，而在于整个设计过程让你把采样时钟、跨时钟域、深度存储、触发机制这些核心概念都亲手过了一遍。真到某天你的电路板出了诡异问题，需要自定义触发条件或者特殊采样率时，你会发现手里这套工具比任何买来的仪器都顺手得多。后续想扩展的话，加几路并行采样通道、把DDR3换成DDR4、甚至把FPGA端的USB控制器换成PCIe接口，都是顺理成章的事。说到底，工具是自己做的，用起来才最顺手。

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