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开源10.5GHz相控阵雷达构建指南

【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR

AERIS-10 是一个完全开源的 10.5 GHz 脉冲线性调频（PLFM）相控阵雷达，分 3 km 与 20 km 两种探测距离版本。核心处理链在 FPGA 内完成：400 MHz 采样、脉冲压缩、多普勒 FFT、MTI 动目标指示与 CFAR 恒虚警检测，电子波束支持俯仰/方位 ±45° 捷变。适合有 Verilog 与 Python 基础、想动手做雷达信号链的工程师和硬件爱好者。

判断AERIS-10适不适合你

结论：只走软件/仿真路线门槛低，自研硬件的时间与物料成本不低。先看下面三个维度。

理解10.5GHz相控阵雷达的工作原理

结论：这是一套标准脉冲雷达架构——DAC 发 chirp、混频变频、相移器波束成形、FPGA 内完成检测，STM32 负责系统管理，Python GUI 负责显示。

🚀 安装GUI依赖并运行首次冒烟测试

结论：无需硬件即可先验证流程——仓库自带 mock 模式的 FPGA 自检脚本。

1. 获取代码：

git clone https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR

2. 安装依赖（依赖清单见 9_Firmware/9_3_GUI/）：

cd PLFM_RADAR && pip install -r 9_Firmware/9_3_GUI/requirements_v7.txt

3. 首次运行：不带--live时脚本走 mock 连接，向 FPGA 发送 0x30 自检指令并解析 5 个子系统结果：

python 9_Firmware/9_3_GUI/smoke_test.py

接真实硬件时加--live参数，通过 FT2232H 读取数据；图形界面可运行同目录下的GUI_V7_PyQt.py或GUI_V65_Tk.py。FPGA 侧的 RTL、约束与回归脚本在 9_Firmware/9_2_FPGA/，Vivado 构建用scripts/下的 TCL 流程。

读取关键参数与验证数据

结论：规格以 README 技术表为准，FPGA 侧指标以 Build 25 工程报告为准，两者均可在仓库内复核。

⚠️ 避开这些容易踩的坑

以下问题在仓库的tests/回归用例中都有对应测试，可直接复现验证。

1. TX/RX 频率同时跳变：两颗 ADF4382A 共用一条 SPI，早期驱动不按器件切换 CS，写寄存器会同时命中两个 PLL。解法：平台 SPI 层按extra.cs_port逐器件拉 CS，对应test_bug10_spi_cs_not_toggled.c。
2. 高温不停机：PA 温升超限后系统只打日志继续运行。原因是关键错误门限只匹配过流等少数错误码，过温落在默认分支。现已纳入紧急停机门限，见test_gap3_overtemp_emergency_stop.c。
3. iverilog 编译 ADC 接口报错：IBUFDS/BUFIO/IDDR是 Xilinx 原语，开源仿真器不识别。仿真用tb/ad9484_interface_400m_stub.v桩文件，Vivado 中用真实模块。
4. 启动旧版 GUI 无数据：GUI_V6 已标记弃用。以GUI_versions.txt为准，当前活跃版本是GUI_V65_Tk.py与GUI_V7_PyQt.py。
5. 手动上电后无时钟输出：电源时序由 STM32 按序使能，绕过固件直接通电顺序不对。按3_Power Management/Power Management V6.xlsx的时序操作，流程见 docs/bring-up.html。

规划硬件与软件扩展方向

结论：硬件与软件都留有明确的扩展接口，许可证对商业使用友好。

• 硬件：功放板独立可换，天线可在 8×16 贴片与 32×16 波导两种阵列间选择；200T 开发板走 FMC 接 FT601 USB3，50T 量产板走 FT2232H USB2。
• 软件：匹配滤波、多普勒、CFAR 均为独立 RTL 模块，可替换算法；GUI 带 replay 与 demo 模式，可离线回放采集数据。
• 社区：按 CONTRIBUTING.md 提 PR，需求集中在 RF 设计评审、FPGA 流水线优化、GUI/SDK 增强与实机测试四类。
• 许可证：硬件文件（原理图、PCB、Gerber、机械图）为 CERN-OHL-P v2，允许商用和修改，需保留版权声明并以相同许可证发布；固件与软件为 MIT。

收尾

项目整体处于 Alpha 阶段，硬件已完成 FPGA 模块上板准备，Build 25 是当前生产基线；软件侧回归（MCU 与 FPGA）在仓库内均可复现。建议按顺序推进：

1. 阅读 docs/bring-up.html，了解上电检查项与中止判据。
2. 安装 iverilog 后运行9_Firmware/9_2_FPGA/run_regression.sh，确认全量回归通过。
3. 问题与讨论走仓库 issue，贡献流程见 CONTRIBUTING.md。

【免费下载链接】PLFM_RADAROpen-source, low-cost 10.5 GHz PLFM phased array RADAR system项目地址: https://gitcode.com/GitHub_Trending/pl/PLFM_RADAR