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1. 为什么计数器总会撞上阻塞赋值这堵墙

如果你正在学 Verilog，或者已经写了几个月的 FPGA 代码，大概率遇到过下面这类问题：

• 写了一个计数器，RTL 仿真波形完全正确，但综合后上板测量，发现信号总比预期慢了一拍。
• 把两个 always 块里用了阻塞赋值，改天换了个模块，时序直接乱了。
• 网上说时序逻辑要用非阻塞赋值，但没人告诉你为什么，于是你只能死记硬背，遇到真正的问题还是不知道从哪里下手。

这个问题不是个例。计数器和阻塞/非阻塞赋值，几乎可以并列 Verilog 初学者的两大心理阴影。更麻烦的是，网上能找到的解释，要么停留在“时序逻辑用非阻塞、组合逻辑用阻塞”这种口诀层面，要么把仿真事件队列、竞争冒险的底层机制讲得云山雾罩，看了等于没看。

这篇文章想把这条链路彻底讲透。我们会从计数器的常见写法切入，先搞清楚两种赋值语法在仿真器里到底是怎么执行的，再深入 RTL 仿真与综合后仿真产生时序差异的底层原因，然后结合几段真实可运行的代码，帮助你建立自己的判断力。读完这篇文章，你不仅会写计数器，还会知道为什么这么写、什么时候可以破例、什么时候必须守规矩。

2. 计数器与阻塞/非阻塞赋值的基础概念

2.1 计数器：数字系统里最典型的时序逻辑“哨兵”

计数器是什么？从硬件视角看，它是一个由寄存器组构成的状态机，每个时钟沿到来时，根据控制信号将寄存器的值加 1、减 1 或清零。之所以说它“典型”，是因为它具备了时序逻辑的全部要素：

• 有记忆单元（寄存器）。
• 状态的变化由时钟沿触发。
• 输出不仅取决于当前输入，还取决于历史状态。

你后面写的状态机、FIFO 读写指针、分频器、定时器，本质上都包含计数器的影子。所以，把计数器写明白，是打通时序逻辑的第一道关。

2.2 阻塞赋值与非阻塞赋值的语法和表面区别

先看一段最常见的 8 位计数器代码：

// 文件路径：counter_blocking.v module counter_blocking ( input wire clk, input wire rst_n, output reg [7:0] cnt ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt = 8'd0; // 阻塞赋值 end else begin cnt = cnt + 1'b1; // 阻塞赋值 end end endmodule

这段代码用阻塞赋值写了计数器，RTL 仿真大概率也能通过。再看用非阻塞赋值的版本：

// 文件路径：counter_nonblocking.v module counter_nonblocking ( input wire clk, input wire rst_n, output reg [7:0] cnt ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 8'd0; // 非阻塞赋值 end else begin cnt <= cnt + 1'b1; // 非阻塞赋值 end end endmodule

两者从语法角度只有=和<=的差别，但正是这个差别，决定了你的电路在真实 FPGA 里能不能正确工作。

阻塞赋值的语义是“立即生效”。在执行cnt = cnt + 1'b1;时，右边的值先被计算出来，然后立刻写入cnt，这一行结束后cnt就已经更新了。如果在同一个 always 块里，后面的语句再使用cnt，它读到的就是更新后的值。

非阻塞赋值的语义是“调度生效”。执行cnt <= cnt + 1'b1;时，仿真器只是把右侧表达式的值放进一个更新事件里，当前时刻并不会立刻修改cnt。直到当前仿真时间步（time step）进入“更新阶段”，所有非阻塞赋值的右值才会统一写入左边的变量。

用一句话总结：阻塞赋值像同步函数调用，执行完立刻返回结果；非阻塞赋值像发了一封邮件，当时只是投递，统一在下一个时间点收件。

2.3 两种赋值的直观对比

看到这里可能有人会问：是不是非阻塞赋值永远比阻塞赋值好？不是。关键是能不能分清场景。下面我们通过三个真实案例，把问题彻底摊开。

3. 阻塞赋值与非阻塞赋值的核心机制：仿真事件队列视角

要理解两者的差异，不能只停留在语法层。我们需要进入 Verilog 仿真器的执行模型，看看一个时钟沿到来时，究竟发生了什么。

Verilog 的仿真基于离散事件驱动。当前仿真时刻的所有事件处理完毕后，仿真时间前进到下一个事件时刻。IEEE 1364 标准里描述了一个仿真事件队列，简单理解就是：

1. 活跃事件（Active Events）：当前时间步先执行，包括连续赋值、阻塞赋值等。
2. 更新事件（Update Events）：非阻塞赋值右侧的更新值在这里写入左侧变量。
3. NBA 事件（Nonblocking Assignment Events）：非阻塞赋值的左值更新落在这个阶段。
4. 监视事件（Monitor Events）：$monitor等用于观测。

当posedge clk到来时，仿真器会激活所有对时钟沿敏感的 always 块。如果采用非阻塞赋值，这些 always 块会在当前时间步内把右值全部计算完，但左值不会立刻变，而是进入 NBA 更新列表。也就是说，在同一个时间步内，如果你有多个 always 块都读取cnt，它们读到的都是同一个旧值。

这正是硬件并行性的仿真映射。真实电路里，寄存器输出在时钟沿之后需要一个传播延迟（clk-to-q delay）才会更新，所有寄存器的更新几乎是同时发生的。非阻塞赋值模拟的正是“时钟沿统一采样、统一更新”的行为。

再看阻塞赋值，它相当于在一个 always 块内制造了一条隐式的数据依赖链：第一条语句执行完，第二条语句读到的就是新值。这与真实硬件中组合逻辑的信号传播存在本质区别——硬件里的信号传播需要时间，而阻塞赋值是零延迟的。一旦你在多个 always 块里用阻塞赋值，或者在一个 always 块里写了复杂的前后依赖，仿真行为就可能和综合后的真实电路不一致。

这里有一个最经典的例子：移位寄存器。用阻塞赋值写：

// 文件路径：shift_reg_blocking.v module shift_reg_blocking ( input wire clk, input wire rst_n, input wire din, output reg [3:0] dout ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin dout[0] = 1'b0; dout[1] = 1'b0; dout[2] = 1'b0; dout[3] = 1'b0; end else begin dout[0] = din; dout[1] = dout[0]; // 这里读到的是 din 的新值 dout[2] = dout[1]; // 读到的是 din dout[3] = dout[2]; // 读到的是 din end end endmodule

这段代码综合出来只有一个触发器，而不是 4 级移位寄存器。因为阻塞赋值让dout[0]到dout[3]在同一时刻传递了同一个值，硬件上的并行采样被仿真变成了串行传递。用非阻塞赋值改写后，每个寄存器才能真正形成一级延迟。

所以结论很清楚：在描述时序逻辑时，非阻塞赋值不是规范问题，而是仿真语义与硬件行为能否对齐的问题。这也是数字 IC 面试里几乎必问的一道题，它的答案从来不是“背口诀”，而是理解事件队列。

4. 用三个典型场景理解计数器中两种赋值的差异

回到计数器主题，我们看三个典型场景。

4.1 同步复位计数器中的使能逻辑

先看一个典型场景。假设计数器带有使能信号en，只有在en为高时才计数：

// 文件路径：counter_with_enable.v module counter_with_enable ( input wire clk, input wire rst_n, input wire en, output reg [7:0] cnt ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 8'd0; end else if (en) begin cnt <= cnt + 1'b1; end // en 为低时，cnt 保持不变 end endmodule

这里使用非阻塞赋值天然适合硬件行为。在时钟沿来临时，所有使能条件评估完毕，随后cnt统一更新。如果这里用阻塞赋值：

cnt = cnt + 1'b1;

只要这个 always 块内部没有其他依赖cnt新值的语句，仿真结果看起来也一样。但问题出在维护成本和组合逻辑扩展上。后续如果增加比较逻辑、产生cnt == 8'd100的脉冲信号，就容易在同一个 always 块里引入对cnt新值的读取，从而制造隐式依赖，导致仿真行为漂移。

4.2 模 100 计数器

模 100 计数器是课堂上和面试题里的常客。所谓模 100，就是计数范围 0 到 99，到 99 后下一个时钟回到 0。

// 文件路径：counter_mod100.v module counter_mod100 ( input wire clk, input wire rst_n, output reg [6:0] cnt, // 0~99，7 位足够 output reg carry ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 7'd0; carry <= 1'b0; end else if (cnt == 7'd99) begin cnt <= 7'd0; carry <= 1'b1; end else begin cnt <= cnt + 1'b1; carry <= 1'b0; end end endmodule

注意这里的carry信号。如果使用阻塞赋值，把它和cnt放在同一个 always 块里，当你写carry = (cnt == 7'd99);时，cnt可能已经被前面语句更新了，导致carry产生的时刻和预期差一个周期。用非阻塞赋值，两个信号都在同一个时间步末尾更新，行为就非常干净。

4.3 异步复位与同步复位的区别

计数器的复位方式也牵扯到赋值语法。异步复位的意思是，复位信号不等待时钟沿，一旦rst_n拉低，计数器立刻清零；同步复位则要求复位信号必须与时钟沿对齐。

// 异步复位，非阻塞赋值 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 8'd0; end else begin cnt <= cnt + 1'b1; end end

这段代码能够综合成带异步复位的触发器。关键在于敏感列表里出现了negedge rst_n。如果把复位信号从敏感列表中去掉，只保留posedge clk，那么复位必须在时钟有效沿才能生效，综合出来就是同步复位。

实际工程中，复位方式的选择会影响时序收敛和复位释放时的毛刺风险，但无论选择哪种方式，时序逻辑的复位赋值都推荐使用非阻塞赋值。这是因为复位本质上也是一个寄存器的数据输入，只是优先级最高，它仍然满足“时钟沿驱动的信号统一更新”的原则。

5. 为什么 RTL 仿真对了，上板却不对：综合与时序的内幕

这是很多工程师被卡住的地方。RTL 仿真明明完美，下载到 FPGA 后却发现计数器多计了一次、少计了一次，或者信号出现了毛刺。原因可能很复杂，但阻塞赋值往往是第一嫌疑人。

5.1 RTL 仿真默认是零延迟

默认情况下，RTL 仿真器不会为门级延迟建立模型。你写cnt <= cnt + 1'b1;，仿真器只关心逻辑值，不关心信号从寄存器输出到组合逻辑输入需要多少时间。这种情况下，只要你的赋值语法符合仿真语义，波形看起来就是完美的。

但综合工具会把 RTL 映射到真实的查找表、触发器和布线资源上。信号从触发器 Q 端输出，经过组合逻辑，再到下一个触发器的 D 端，需要真实的门延迟和布线延迟。如果组合逻辑链路过长，或者信号之间存在竞争，就会出现时序违例。

5.2 阻塞赋值如何放大组合逻辑风险

阻塞赋值虽然也能综合成触发器，但当你在一个 always 块里写下多行阻塞赋值时，综合工具看到的是一条顺序执行的“伪代码”，它需要推导出哪些变量真正需要寄存器存储。推导规则和仿真器的执行顺序不完全一致，这就产生了差异空间。

举个例子，你写：

always @(posedge clk) begin a = b + c; d = a + e; end

仿真器看到的是：先算a，再用新的a算d。综合工具可能把d实现为b + c + e，并存在同一个触发器里。如果后续你又在另一个 always 块里读取a，仿真器认为a已经更新，但综合出来的电路里a可能根本不是一级寄存器，读到的值和仿真不一致。

在计数器这种简单逻辑里，只要别在内部创建多级依赖，阻塞赋值的仿真和综合结果也能一致。但人的记忆力有限，一旦模块变复杂、别人接手你的代码，阻塞赋值的“顺序依赖”就会变成定时炸弹。

5.3 多个 always 块驱动同一变量的危害

更危险的做法是：在多个 always 块里对同一个计数器变量赋值。

// 错误示例：两个 always 块同时驱动 cnt always @(posedge clk) begin cnt <= cnt + 1'b1; end always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= 8'd0; end end

这段代码在仿真阶段可能不报错，因为两个 always 块对cnt的驱动在语义上是并行的。但真正的硬件里，一个寄存器只能有一个驱动源。综合工具通常会对“多驱动寄存器”报错，或者生成不可预测的电路。如果这里再混用阻塞赋值和非阻塞赋值，仿真结果的偶然正确性会进一步掩盖问题。

正确的做法是：把复位、计数、清零等所有对计数器的控制逻辑，收敛在同一个 always 块里。

6. 可综合代码风格与计数器设计规范

理解和掌握了底层机制，接下来要谈的是工程习惯。很多博客会在最后给出一堆“最佳实践”，但我想强调的是，规范的背后都是踩坑经验。

6.1 统一采用非阻塞赋值的输入输出寄存器风格

如果在 FPGA 设计里没有特殊理由，时序逻辑统一使用非阻塞赋值。这不仅是代码规范，更是一种降低心智负担的策略。当整个项目的时序逻辑都遵守“非阻塞赋值”原则时，任何异常行为都能快速定位到组合逻辑部分。

组合逻辑采用阻塞赋值，这没有问题。但需要警惕的是，组合逻辑 always 块中的赋值必须覆盖所有分支，否则综合工具会推断出锁存器。

// 错误示例：缺少 else，导致 latch always @(*) begin if (en) begin data_out = data_in; end // 没有 else 分支 end

// 正确示例：补全 else always @(*) begin if (en) begin data_out = data_in; end else begin data_out = 8'd0; end end

6.2 计数器代码的模板化

在实际项目中，计数器代码可以模板化，减少手写出错的可能。下面给出一个较完整的模板：

// 文件路径：counter_template.v module counter_template #( parameter WIDTH = 8, parameter MAX_VAL = 8'd99 ) ( input wire clk, input wire rst_n, input wire en, output reg [WIDTH-1:0] cnt, output reg overflow ); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin cnt <= {WIDTH{1'b0}}; overflow <= 1'b0; end else if (en) begin if (cnt == MAX_VAL) begin cnt <= {WIDTH{1'b0}}; overflow <= 1'b1; end else begin cnt <= cnt + {{WIDTH-1{1'b0}}, 1'b1}; overflow <= 1'b0; end end else begin overflow <= 1'b0; end end endmodule

这里有几个细节值得说明。

第一，cnt + {{WIDTH-1{1'b0}}, 1'b1}扩展了加数的位宽，避免某些仿真器出现位宽警告。

第二，overflow信号在未计数时也会被清零，保证它不会一直保持为高，这一点在实际控制逻辑里非常重要。

第三，参量化设计允许你方便地调整计数器位宽和最大值。

6.3 避免阻塞赋值的“顺序陷阱”清单

在实际开发中，如果你仍然需要在某些场景下使用阻塞赋值，请对照下面这个清单检查：

• 这个 always 块内部是否有多条语句之间存在数据依赖？
• 这个 always 块是否会和另一个 always 块驱动同一个变量？
• 这个 always 块是纯组合逻辑吗？
• 综合后是否存在 latch 风险？

如果任何一个答案是“是”，请优先重构为可综合的标准风格。

7. 计数器工程化技巧：从仿真到 FPGA 上板验证

写好了计数器，接下来是工程验证。这部分给大家一套可以直接套用的流程。

7.1 编写计数器 Testbench

以模 100 计数器为例，我们需要验证：

• 复位后计数归零。
• 使能无效时计数保持不变。
• 计数递增正确。
• 计数到 99 后归零，同时carry信号拉高。

// 文件路径：tb_counter_mod100.v `timescale 1ns/1ps module tb_counter_mod100; reg clk; reg rst_n; reg en; wire [6:0] cnt; wire carry; counter_mod100 u_counter_mod100 ( .clk (clk), .rst_n (rst_n), .en (en), .cnt (cnt), .carry (carry) ); initial begin clk = 1'b0; forever #5 clk = ~clk; // 10ns 时钟周期 end initial begin rst_n = 1'b0; en = 1'b0; #20; rst_n = 1'b1; en = 1'b1; #500; en = 1'b0; #50; en = 1'b1; #300; $finish; end initial begin $monitor("time=%0t, rst_n=%b, en=%b, cnt=%0d, carry=%b", $time, rst_n, en, cnt, carry); end endmodule

这个测试平台的核心思路是分阶段施加激励。复位阶段先让计数器回到零，然后打开使能，观察计数行为；关闭使能，确认计数暂停；再打开使能，观察后续行为。$monitor用于打印关键信号变化。

7.2 用 Vivado / Quartus 进行行为仿真

在 Vivado 或 Quartus 中，新建工程后把 RTL 文件和 Testbench 文件加入工程，然后运行行为仿真。重点观察两个波形：

• cnt是否从 0 递增到 99，再回到 0。
• carry在cnt == 99时是否为高，持续一个时钟周期。

如果波形正确，再进入综合实现阶段。综合后可以运行门级仿真，检查时序是否仍然满足要求。

7.3 FPGA 上板验证的抓信号技巧

上板验证时，计数器的信号往往无法直接观察。通常的做法是把计数器的高位引出到 LED，例如把 24 位计数器的高 3 位接 LED，肉眼可以看到 LED 以较慢频率闪烁。也可以把计数器的某个周期信号引到 IO 口，用示波器或者逻辑分析仪测量。

如果板上现象和仿真不一致，第一步不是改代码，而是确认时钟和复位信号。FPGA 开发板上晶振频率可能是 50MHz 或 100MHz，复位按键的电平极性也可能和 RTL 里假设的不一致。这些问题导致的故障现象，往往会让人误以为是阻塞赋值引起的。

8. 常见问题与排查思路

这里特别要强调第一个问题。多驱动源的错误在大型项目中比较常见，尤其是多人协作时，有人喜欢在顶层模块里直接给子模块的寄存器赋值，或者用force语句调试后忘记释放。这种问题排查起来比较耗时，最好的办法还是从代码结构上避免。

9. 计数器设计中的最佳实践与工程规范

9.1 命名与位宽规范

计数器命名要有明确语义。比如cnt_pixel、cnt_line、cnt_tx_byte，让人一看就知道它统计的是什么。位宽不要靠猜，建议用系统函数计算：

localparam integer CNT_WIDTH = $clog2(MAX_VAL + 1);

$clog2是 Verilog-2001 引入的对数函数，综合工具普遍支持。比如计数到 99，$clog2(100)的结果是 7，正好覆盖 0-99。

9.2 复位策略

在 FPGA 工程里，复位策略要提前定好。高电平复位还是低电平复位，异步复位还是同步复位，团队内部要一致。异步复位对复位毛刺非常敏感，推荐使用复位同步器：

// 文件路径：reset_sync.v module reset_sync ( input wire clk, input wire rst_async_n, output reg rst_sync_n ); reg rst_sync_n_meta; always @(posedge clk or negedge rst_async_n) begin if (!rst_async_n) begin rst_sync_n_meta <= 1'b0; rst_sync_n <= 1'b0; end else begin rst_sync_n_meta <= 1'b1; rst_sync_n <= rst_sync_n_meta; end end endmodule

这个两级触发器结构是经典处理方式。它利用第一级触发器把异步复位信号同步到时钟域，第二级输出干净的复位信号，避免复位释放时产生亚稳态。

9.3 组合逻辑与时序逻辑分离

一个 always 块只做一件事。时序逻辑专门负责寄存器更新，组合逻辑专门负责信号计算。如果需要根据计数器的值产生控制信号，可以先定义一个组合逻辑信号，再到时序逻辑里打一拍：

wire hit_max = (cnt == MAX_VAL); always @(posedge clk or negedge rst_n) begin if (!rst_n) begin pulse <= 1'b0; end else begin pulse <= hit_max; // 打一拍，得到稳定的单周期脉冲 end end

这种写法的好处是：组合逻辑部分可以用阻塞赋值，方便调试；时序逻辑部分统一非阻塞赋值，避免交叉污染。

9.4 在代码评审中重点检查的 5 个位置

1. 每个 always 块是否只使用一种赋值方式。
2. 是否存在多个 always 块对同一个 reg 变量赋值。
3. 时序逻辑是否都使用了非阻塞赋值。
4. 组合逻辑 always 块的敏感列表是否写完整。
5. 计数器位宽是否足够，是否会发生无符号溢出。

10. 总结与后续学习方向

阻塞赋值与非阻塞赋值的区别，绝不只是语法层面的=和<=。它背后对应的是两种不同的硬件建模思想：阻塞赋值描述的是组合逻辑里的数据流，强调“立即传递”；非阻塞赋值描述的是时序逻辑里的寄存器行为，强调“统一采样、统一更新”。计数器作为最典型的时序逻辑单元，是理解这两者差异的最佳切入载体。

从仿真事件队列来看，非阻塞赋值之所以在时序逻辑中占据主导地位，是因为它能够把 RTL 仿真的行为映射到真实硬件的 clk-to-q 延迟模型上。阻塞赋值在简单场景下也能通过仿真，但随着设计复杂度上升，顺序依赖会导致仿真与综合结果出现系统性偏差。要根治这个问题，就要从事件调度机制入手，而不是靠背口诀。

这篇文章希望你掌握三个层面的能力：第一，能看懂两种赋值方式在仿真器中的执行顺序；第二，能写出规范的可综合计数器代码，并配套完整的 Testbench；第三，能在遇到仿真结果与实际硬件不一致时，迅速定位到赋值风格或复位策略的问题。下一步，建议你在自己的工程里做一个刻意练习：找一个正在运行的状态机或计数器模块，把所有赋值方式统一成非阻塞风格，然后用综合报告对比前后触发器数量和关键路径延迟。事实会证明，规范的价值是落在时序报告上的，而不是写在代码注释里。