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简介：Zynq平台中，PL通过AXI总线读写PS端DDR是不可回避的实战技能。项目完整覆盖AXI4-Lite协议交互、DDR控制器搭建、地址映射、跨时钟域同步以及非DMA模式下的读写验证，适合需要掌握PS-PL高效数据交互的FPGA工程师和嵌入式学习者。资源以RAR格式打包，容量约77.85MB，内含完整工程源码、Vivado工程配置与仿真测试文件，并附有作者调试过程中的关键思路注释，便于直接导入工具进行综合与仿真。目前已有4369人浏览学习，印证了该主题在Zynq开发中的关注度与实用价值。通过这套工程，读者可以系统理解AXI握手信号（如AWVALID、RVALID、ARREADY等）的时序配合，掌握DDR控制器设计中的读写请求生成与等待状态控制，同时获得一套可直接运行和二次修改的参考设计，有效缩短自主开发中的排错周期。 最近有个做图像采集的朋友来找我，说他的Zynq工程卡在PL侧把数据送给PS端DDR这一步，明明读回来的数据偶尔对、偶尔错，搞了两天也没定位到是时序问题还是总线配置问题。聊了几句我就发现，问题不出在代码逻辑，而是他对AXI总线的几个关键原则理解得不够透。正好我之前做过一个完整的“PL通过AXI总线读写PS端DDR”工程，里面从IP封装、Block Design搭建到SDK侧Cache操作全都走了一遍，踩过的坑也够多。这篇就把整个工程从架构思路到实际验证完整拆开讲，适合正在做Zynq开发、卡在PL与PS数据交互环节的工程师，也适合刚接触AXI协议、想搞清楚DDR读写链路的新手。

1. Zynq的PS和PL怎么“通话”：先把架构底子铺平

1.1 为什么非得绕AXI这一圈

很多人第一次接触Zynq会觉得奇怪：PS端明明有DDR控制器，PL端想访问DDR，为什么不直接拉个管脚连过去？这里有个关键概念必须想明白——Zynq的PS端DDR控制器只归PS管，PL里没有任何一份合法的“物理地址空间”可以直接去摸DDR的管脚。PL想读写DDR，唯一的方式是通过PS端暴露出来的AXI Slave接口，由PS内部的互联逻辑转接到DDR控制器，再从DDR控制器回到存储阵列。也就是说，PL访问DDR的路径是“PL自定义逻辑 → AXI总线 → PS端互联 → DDR控制器 → DDR颗粒”，中间任何一环配置不对，数据都会翻车。

理解了这条链路，你就知道为什么AXI协议在这个场景里这么重要。AXI（Advanced eXtensible Interface）是AMBA协议家族的一员，在Xilinx的SoC和FPGA上几乎是无处不在的总线标准。它把读写操作拆成五个独立通道——读地址、读数据、写地址、写数据、写响应，每个通道有自己的握手信号VALID和READY。这种解耦设计的最大好处是：读和写可以完全并行，数据流不需要等待地址握手完成就能提前准备，高吞吐场景下非常有用。坏处也明显：对初次接触的人来说，五个通道的握手关系容易绕晕，尤其是调试时看到某个READY信号一直拉不高，根本不知道是卡在哪个环节。

1.2 GP、HP、ACP三种桥该怎么选

PL访问PS端DDR，其实不止一条路。Zynq-7000的PS端向外提供了三组AXI接口，每组性质完全不同，选错了后面会吃大亏。

• AXI_GP（General Purpose）：通用目的接口，32位数据宽度，不带FIFO缓冲，吞吐量最低。适合用来读写寄存器、配置少量控制字，传大数据流不建议走这条。
• AXI_HP（High Performance）：高性能接口，64位数据宽度，带可配置的FIFO，理论上可以跑到比较高的带宽，是PL大规模访问DDR的首选。
• AXI_ACP（Accelerator Coherency Port）：加速器一致性端口，64位，直接连到PS端的SCU（Snoop Control Unit），可以跟CPU的L2缓存保持一致性。比HP接口更聪明，但用起来约束也多。

我自己的项目里，PL高速写DDR用的是HP接口，小批量寄存器配置走GP接口。不要试图用一个接口干所有事，带宽不匹配会拖慢整体性能。下表是我实测下来的接口特点对比：

ACPI接口在数据量小、重复访问同一块缓存行时优势明显，但做大规模流式写入时不一定比HP好，因为SCU要维护缓存一致性，反而可能引入额外开销。所以如果只是做图像传感器数据搬运，老老实实用HP接口，别为了“听起来高级”去选ACP。

2. Vivado工程搭建：Block Design、自定义IP和地址映射

2.1 从零建Block Design的完整操作链

这个工程我建议直接用Vivado的Block Design来搭，不用纯RTL手写互联逻辑。原因很实在：手写AXI Interconnect要处理仲裁、跨时钟域、协议转换，容易出错且不好调试，Block Design里PS端的Zynq核已经把互联逻辑固化好了，操作起来就是拖拽连线的事。

具体步骤大概是：

1. 新建RTL工程，器件选你板子对应的Zynq型号。
2. 创建Block Design，添加“Zynq7 Processing System”IP核。
3. 双击Zynq IP，在配置向导里勾上DDR（内存型号根据板子实际颗粒选）、UART1（用于打印串口信息）、以及你要用的HP接口（比如S_AXI_HP0）。
4. 如果是首次配置，建议用“Preset”载入板级预设再手动修改，省得漏掉DDR参数。
5. 添加自定义AXI IP（下一节详说）和AXI Interconnect，把CPU侧接口（M_AXI_GP0或M_AXI_HP0）连到AXI Interconnect，再连到自定义IP的从机口。
6. 点击“Run Connection Automation”，让工具自动连时钟和复位。
7. 分配地址后Validate Design，确认没有Address Editor未分配的错误。
8. Generate Output Products → Create HDL Wrapper → Synthesis → Implementation → Generate Bitstream。

这个流程里最容易让新手栽跟头的就是第7步。Validate Design之前必须打开Address Editor，给每个从机接口分配地址空间。为什么？AXI总线是个地址映射系统，没有门牌号的从机，主机发起的读写请求根本找不到目标，Validate会直接报错。

2.2 自定义AXI-Lite从机：让PL拥有“写DDR”的能力

理论上我们可以直接用Xilinx自带的AXI GPIO或AXI Bram来测试DDR读写，但那样比较局限。我更推荐在Tools → Create and Package New IP里创建一个自定义的AXI-Lite从机IP，这样可以精确控制PL侧寄存器和读写行为，后面调试和扩展都方便。

创建IP时选择“AXI4-Lite”接口模板。模板会生成一个标准的从机逻辑框架，包含寄存器读写和握手控制，我们需要修改的是用户逻辑区。举个例子，做一个双向互通的小设计：

// 自定义IP的用户逻辑 // 假设有4个寄存器 // slv_reg0: 控制寄存器 bit0 = 开始写入使能 // slv_reg1: 写入DDR的目标地址（低32位） // slv_reg2: 写入的数据 // slv_reg3: 状态寄存器 bit0 = 写入完成标志 always @(posedge S_AXI_ACLK) begin if (S_AXI_ARESETN == 1'b0) begin write_done <= 1'b0; write_trigger <= 1'b0; end else if (slv_reg0[0] == 1'b1) begin write_trigger <= 1'b1; end else if (your_ddr_write_logic_busy) begin write_trigger <= 1'b0; // 这里模拟PL发起写DDR操作 // 实际中你会把自己的数据通道接到这里的握手信号上 write_done <= 1'b1; end end

真正的项目里不会只有一个寄存器，你会发现AXI-Lite的寄存器访问流程是：主机先把地址放到AWADDR地址通道，数据放到WDATA数据通道，从机同时采到AWVALID和WVALID有效后，才把数据锁存到对应寄存器，再回一个BVALID响应。看起来逻辑并不复杂，但握手的时序优先级必须处理好，否则会出现“写一次两次行，写三次就丢”的怪毛病。

2.3 地址映射：给PL分配一块PS端DDR的“门牌号”

在Address Editor里给自定义IP分配地址时，默认会分配到0x43C00000附近，这是AXI_GP默认的寄存器区间。如果你想测试PL访问DDR，还需要在Zynq IP配置里打开HP接口，然后在Address Editor里给HP0 Slave接口分配一段地址范围。比如你可以分配0x1E000000到0x1EFFFFFF，这16MB的物理地址就和PS端DDR的某段物理地址对应上了。

这里要注意一个很容易混淆的点：PS端DDR的物理地址到底从哪里开始？Zynq-7000的DDR地址通常从0x00100000开始，具体要看DDR配置。如果颗DDR是1GB，实际可用地址范围是0x00100000到0x3FFFFFFF。Vivado里给HP接口分配的地址，必须落在这个范围内才有效。如果你分配了0xE0000000这种地址，PS端的DDR控制器根本解析不到这段地址，总线会回一个DECERR错误，SDK侧读出来要么是0，要么是垃圾数据。

我在这个环节通常分两步验证：第一步查Address Editor里分配的基地址是否在DDR范围内并记录下来；第二步在SDK里用同一个物理地址去读写DDR，确认PS端本身能正常访问，再让PL介入。这个顺序能帮你快速判断问题是在PL侧还是PS侧。

3. SDK侧读写逻辑：地址换算、Cache一致性和数据校验

3.1 SDK里的地址到底怎么算

Block Design导出硬件后，Vivado会生成一个hdf文件，SDK（或Vitis）基于这个文件生成BSP。你在SDK里看到的xparameters.h会自动定义外设的基地址，比如自定义IP的地址是XPAR_XXX_BASEADDR，这个宏在代码里直接引用就行。

但如果你想通过PL的路径去访问DDR，SDK里并没有专门给你定义一个宏。你需要手动使用Block Design里分配的地址，比如0x1E000000。可以用Xil_In32和Xil_Out32直接读写物理地址：

#include "xil_printf.h" #include "xil_io.h" #include "xil_cache.h" #define DDR_BASE 0x1E000000UL #define TEST_LEN 4096 int main() { u32 val, errors = 0; volatile u32 *ddr_ptr = (volatile u32 *)DDR_BASE; // 第一步：CPU写一段已知数据到DDR for (int i = 0; i < TEST_LEN; i++) { ddr_ptr[i] = i; } // 写完后必须Flush DCache，保证数据真的落到DDR，而不是停在缓存里 Xil_DCacheFlushRange(DDR_BASE, TEST_LEN * 4); // 第二步：可以从PL侧触发读和写，这里省略PL操作 // 第三步：CPU读回，校验数据 Xil_DCacheInvalidateRange(DDR_BASE, TEST_LEN * 4); for (int i = 0; i < TEST_LEN; i++) { val = ddr_ptr[i]; if (val != i) { xil_printf("Mismatch at %d: got 0x%08x\r\n", i, val); errors++; } } xil_printf("Errors: %d\r\n", errors); return 0; }

关于Flush和Invalidate的区别，很多视频教程一带而过，但这句话值得反复强调：Flush是把CPU缓存里的脏数据写回DDR，Invalidate是让CPU下次读取时强制从DDR重新读。这两个操作弄反了，就会出现数据校验时好时坏的诡异现象。

3.2 Cache一致性是最大的隐形坑

如果你用HP接口让PL直接写DDR，那么数据根本没经过CPU缓存，DDR里已经是新的值了。但CPU在读这段地址时，它不会直接去DDR读，而是先去自己的L1/L2缓存里找，如果缓存里恰好有这条缓存行，就直接返回旧数据。这就是为什么数据明明被PL更新了，CPU却读不到的原因。

解决办法就一句话：PL写DDR之后，CPU读之前，做一次Xil_DCacheInvalidateRange；CPU写DDR之后，PL读之前，做一次Xil_DCacheFlushRange。顺序不对照样翻车。我见过一个项目，工程师只加了Flush没加Invalidate，结果图像数据第一帧对，第二帧全是残影，查了一周才发现是缓存老化在捣鬼。

如果数据量大、实时性要求高，还可以考虑两个进阶方案：一是用ACP接口，让PL直接和L2缓存保持一致，CPU无需手动管理缓存；二是把关键缓存行配置为Non-cacheable，这样CPU访问DDR永远不经过缓存。后者牺牲一点性能，但逻辑会简单很多，在某些视频流应用中反而更稳。

4. 数据传输的正确姿势：Burst、对齐和DMA搬运

4.1 Burst长度和地址对齐为什么不能乱来

AXI协议里的Burst（突发传输）是提高DDR读写效率的关键。一次突发传输可以连续读写多个数据节拍，不必每次单发一个地址。DDR控制器本身就擅长行激活后连续读写，如果PL侧每次只做单次32位传输，效率会低到离谱。

但Burst长度不是想设多大就设多大。AXI协议规定，写突发最多可以到256拍，读突发也有限制，加上DDR控制器对Burst长度有内部约束（常常是16拍或32拍更合适），所以实际设计时建议保守一点。另一个刺头是地址对齐。比如你在64位总线上发起一个写突发，起始地址必须是8字节对齐，否则协议直接报错。如果从0x1E000001开始写，很多Interconnect会生成ALIGNMENT错误，数据错位还不好排查。

实际操作里我习惯做一步强制对齐：在PL侧自定义IP里对地址做掩码处理，低3位清零，保证64位总线的对齐要求。宁可牺牲少量地址空间，也不让总线在角落里报错。DDR的Burst长度同理，用固定16拍最省心，性能也够用。

4.2 大数据量搬运：为什么要用AXI DMA或Datamover

如果你只是想验证PL能写DDR，自定义IP里写寄存器控制读写也能跑，但这种方式在真正传图像数据时不实用。原因很简单：寄存器方式每次只能写一个或几个数据，带宽远不够。图像传感器一帧动辄几百万像素，每个像素32位，如果都靠CPU在SDK里写寄存器驱动，帧率会掉到没法看。

实际项目里，PL大规模写DDR的正确姿势是使用AXI DMA或AXI Datamover。以AXI DMA为例，PS端CPU先配置DMA的源地址、目的地址、传输长度和起始命令，然后DMA自己按AXI突发协议从源地址把数据搬到目的地址，搬运过程中不需要CPU持续介入。这样做的好处肉眼可见：DMA可以用满AXI HP接口的带宽，而且和自定义IP解耦，CPU只做配置和收中断。

我的建议是，如果你的目标偏数据采集类应用，开发顺序应该是：先用自定义AXI-Lite IP验证通路，再换成AXI DMA/Datamover吃满带宽。直接上DMA虽然也可以，但一旦出问题，调试时影响变量太多，反而不容易定位。

5. 踩坑实录：用ILA抓AXI波形定位读全FFFF的完整排查链路

5.1 为什么读回的数据都是全F或者全0

这里讲一个真实案例。有一次我把PL自定义IP挂在HP接口上，PS端通过DMA去读，结果DMA搬回来的数据全是0xFFFFFFFF。我第一反应是DDR没初始化，但PS端自己写读DDR是正常的。排除硬件问题后，我怀疑PL侧的地址没对齐，检查下来也不是。

最后用ILA（集成逻辑分析仪）挂到自定义IP的AXI接口上，抓写通道和读通道，才发现问题出在WSTRB信号上。WSTRB是写数据字节使能，相当于告诉总线“这次写哪些字节有效”。我自定义IP里写数据时直接把WSTRB固定成了4‘b0001，结果每次只写入1个字节，其他三个字节被当成无效位，读出来自然全是垃圾。把WSTRB改成4’b1111，数据立刻正常。这个坑很典型，协议文档里有写，但不实际操作根本不会引起重视。

所以遇到读回数据异常，第一步不要改PS侧代码，先在PL侧挂ILA观察AXI握手和数据信号。很多时候问题就藏在你看不见的通道细节里。

5.2 握手信号状态机和ILA触发条件

AXI协议里的VALID和READY是跷跷板关系，一个信号拉高的同时，另一个必须在同一个时钟沿有效，传输才算完成。调试时最常见的问题是：地址通道已经握手成功，数据通道却一直卡在WVALID拉高、WREADY不拉高，或者反过来WREADY等不到WVALID。

用ILA抓这个场景时，设置触发条件可以这样写：先设一个逻辑表达式，比如AWVALID && AWREADY，作为第一级触发；再设WVALID && WREADY，作为第二级触发。这样当一次写事务完成时，ILA会捕获前后多拍的数据，你就能看到是哪个信号没有配合到位。

针对Zynq开发，我还遇到过Vivado报“[BD 41-968] AXI interface port is not associated to any clock”这类错误。这个报错的意思是某个AXI接口没有绑定时钟。解决方法是回到Block Design，在Connection Automation或手动配置里，给这个接口指定S_AXI_ACLK时钟域。不要忽略它直接生成比特流，生成出来的硬件大概率不稳定。

6. 工程交付和后续扩展建议

6.1 一个“完整程序压缩包”应该包含什么

既然标题说的是“完整程序压缩包”，这里多说一句交付规范。我交付给同事或客户的Zynq工程，一般至少包含这些内容：

• 完整的Vivado工程目录，或者至少包含Block Design的.tcl导出脚本（这样对方可以用脚本重建BD）
• RTL源文件和XDC引脚约束
• 自定义IP的IP打包目录，或者对应的.zip
• SDK/Vitis工程源码，包括BSP相关配置说明
• README.md：写明Vivado/SDK版本、板卡型号、DDR颗粒型号、操作步骤和注意事项
• 已经编译好的BIT文件和hdf，方便对方快速烧写验证

不要只丢一个压缩包就完事。Zynq开发环境版本敏感，Vivado不同版本打开旧工程经常报IP核升级提示，有时升完IP的行为还会变。README里写清楚环境版本，能省掉大量沟通成本。

6.2 从这块板子换到另一块板子时要检查什么

最后分享一个实际操作经验。当你把同一个工程从A板卡移植到B板卡时，最容易出问题的三个地方是：DDR配置、UART引脚约束和AXI地址分配。DDR颗粒型号不同，Zynq IP里的DDR参数必须重新选，否则PS端自检都可能不过；UART引脚变了，XDC约束要改；B板卡DDR大小不同，Address Editor里给HP接口分配的地址范围也要重新评估是否越界。

我自己的习惯是：换板子后先不跑PL逻辑，先烧一个PS端最小系统，把DDR读写和串口打印验证通过，再加载PL部分。这个步骤虽然多花十几分钟，但能避免PL和PS两端同时出问题时的双重折磨。

整个工程做下来，最大的感受是：PL读写PS端DDR这件事，难点不在写代码，而在理解AXI的字对齐、缓存一致性、地址映射这些“看不见的规则”。把这几个环节把握住了，数据通路就是一条直线。

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