企业官网建设流程全解析

1. 问题先从一次实际调试说起：读回来的数值都正常，系统却明显不对劲

我第一次对 ADC 的相位问题产生警觉，是在调一台无桥 PFC 数字电源的时候。环路跑在 100kHz，电流采样点放在电感电流过零点的附近。理论上这个位置对相位误差最不敏感，因为电流瞬时值在过零点附近的斜率最大，时间偏移对应的是电压差值最明显的区域。但实际测试时，我发现特定负载段下电流环出现了明显的低频抖动，波形上看起来像是零点漂移，可我通过串口打印的 ADC 读回数据却完全正常，数值大小、变化趋势都对得上。

后来把 PWM 的同步信号和 ADC 的采样开始信号一起引到逻辑分析仪上，才发现了真正的问题：采样时刻落后了大约 2 到 3 微秒，而且这个滞后不是固定的，带有随机漂移。对 100kHz 的 PWM 载波来说，2 微秒对应的相位偏移已经超过了 7 度。虽然这个偏差在过零点附近还不算致命，但如果采样点落在电流波形的峰值区域，就会让读回的电流幅值明显偏小，控制器相当于在用一个被削顶的波形做闭环，环路带宽怎么提都提不上去，THD 指标也一直压不下来。

这个经历让我重新理解了 ADC 精度的含义。很多嵌入式开发者在评估 ADC 的时候，关注点都放在分辨率、参考电压稳定性、滤波算法上，却很少把“采样时刻与被测信号之间的相位关系”当做一个核心指标。数字世界里，数值对并不等于时间对。如果你从 ADC 读到的数据数值上正确、时间上错位，那么这个数据对于实时控制系统来说就是不正确的。后来我做电机控制和开关电源相关的项目，都会把 ADC 采样的相位问题放到和参考电压稳定性同等重要的位置去对待。

这里要先把题目里的概念澄清一下。ADC reading without phase delay，在工程上并不是指 ADC 能做到零延迟，任何 ADC 从触发到数据进入内存都有物理时间开销，这是硅片层面的现实。真正值得追求的是两个可量化的目标：第一，采样时刻是否与系统的关键相位点严格对齐；第二，每次采样之间的相位抖动是否足够小。如果你的应用只是读个温度、测个电池电压，那相位延迟完全不用关心；但如果你在写 FOC 电流环、PFC、有源滤波、数字电源，或者任何基于 PWM 载波的闭环系统，这篇文章值得看完。

2. 延迟链路的时间流水账：从你想采样到数据进入内存，中间到底经过了几道关

要解决相位延迟，先要理解一次 ADC 读取的时间链路。一次完整的读取，从触发信号发出到数据真正可以被 CPU 使用，大概会经过四个阶段：触发响应、采样保持、模数转换、数据传输。每个阶段都在贡献时间开销，而且不同阶段的开销特性不同，有的固定，有的随机。

2.1 触发响应阶段：硬件触发与软件触发的本质差异

触发响应时间指的是触发信号到达 ADC 模块，到 ADC 内部状态机真正开始采样之间的时间。主流 MCU 的 SAR ADC 这个时间通常是 1 个 ADC 时钟周期，部分厂家的设计存在半周期偏差。假如 ADC 时钟是 12MHz，1 个 ADC 时钟就是 83 纳秒左右。这个时间本身很短，但它是一个固定偏移，设计者必须知道它存在，并且在计算总延迟时把它算进去。

硬件触发和软件触发的差异不在这个固定偏移上，而在不确定度上。硬件触发，比如定时器输出 TRGO 事件去触发 ADC，响应时间基本固定，抖动只有几个纳秒量级，可以忽略。软件触发则是 CPU 写寄存器启动的，指令执行时间、中断入栈延迟、总线仲裁都会给触发时刻引入随机抖动。这个抖动的大小取决于系统当前的状态，可能从几十纳秒到几微秒不等。对相位敏感的应用来说，软件触发本身就是一种相位噪声源，而且是不可预期的。

2.2 采样保持阶段：采样窗口宽度如何影响相位表现

采样保持阶段是模拟开关连接采样电容和外部信号源的过程，它的持续时间由寄存器里的采样时间设定值决定。以 STM32 为例，常见的选择是 1.5、7.5、13.5、28.5、71.5、239.5 个 ADC 时钟周期。如果 ADC 时钟是 12MHz，28.5 个周期的采样时间就是 2.375 微秒。这个时间不直接算作相位延迟，因为它是采样窗口的宽度，窗口内信号被做时间平均，窗口中心的位置才和相位相关。

但采样时间设置太短，会带来一个容易被误判为相位延迟的问题：采样电容来不及完全跟踪外部电压。如果外部信号源的输出阻抗高，或者信号链路里有一个 RC 滤波网络，采样电容在窗口内充不到真实电压，读回来的值就是一个滞后的、偏低的近似值。等效来说，采样保持动作本身变成了一个低通滤波器，引入了附加的幅度误差和相位偏移。所以采样时间的设置，影响的不仅是噪声表现，也是通道的等效带宽和相位表现。实际我倾向于在能满足采样率的情况下尽量把采样时间调长一点，既有利于噪声抑制，也避免采样保持建立不足的问题。

2.3 模数转换阶段：SAR ADC 的逐次逼近时间

SAR ADC 的转换过程是按位比较的，一次转换需要 12 到 16 个 ADC 时钟周期，具体取决于 ADC 的分辨率位数和内部流水线设计。12 位分辨率下，一次完整的逐次逼近需要 12 次比较，加上必要的复位和时钟余量，通常就是 12.5 到 16 个时钟周期。这个时间在转换阶段是固定的，不随机抖动，但它在总延迟里占据的比例最大。

值得强调的是，转换时间是从采样保持结束的那一瞬间开始计算的，不是从触发信号开始的。计算总延迟的正确公式应该是“触发响应时间 + 采样时间 + 转换时间 + 数据传输时间”，很多人直接拿 ADC 采样率的倒数来估算延迟，会把采样时间漏掉，导致估算结果偏乐观。

2.4 数据传输阶段：DMA 与轮询模式的天壤之别

数据传输的差异是很多人忽略的部分。如果使用轮询模式读取数据寄存器，CPU 在转换完成后去读，读到的时刻离转换完成时刻的间隔不稳定，受总线仲裁、指令流水线、循环判断逻辑的影响。这些时间叠加起来，会让数据实际可用时间点变得很模糊。

如果使用 DMA 传输，ADC 转换完成信号直接触发 DMA 请求，DMA 控制器把数据搬到目标地址，这个过程通常在几十纳秒到一两百纳秒内完成。DMA 模式下，CPU 不参与传输路径，数据到达内存的时间确定性就高很多。在相位敏感的工程里，DMA 通道优先级要设成最高，目标缓冲区所在的 SRAM 区域也要避免被其他高频外设频繁访问，否则总线仲裁仍然会在极少数周期里引入一点传输延迟波动。

我在调试中常用来参考的 ADC 时间参数如下表所示，假设 ADC 时钟为 12MHz：

一次完整的 ADC 读取大概需要 14 到 30 个 ADC 时钟周期，也就是 1.2 到 2.5 微秒。如果软件轮询，再加上中断响应和循环判断的时间，轻松超过 5 微秒。这个时间对低速应用无足轻重，但在 100kHz 的 PWM 周期里，占比相当可观，相位误差会在系统环路里被不断放大。

3. 采样率够快并不等于相位无延迟：这是一个很多人跳进去的坑

不少工程师会有这样的想法：我的 ADC 有 1MSPS，信号才 1kHz，时间上宽裕得很，相位不可能有大问题。这个逻辑被采样定理带偏了。Nyquist 采样定理告诉我们的是，当采样率大于信号带宽的两倍时，可以从离散样本重建原始信号，理论上不丢信息。但相位对齐是完全不同维度的一个指标，采样率再高也无法弥补触发时刻的不确定性。

3.1 采样率、相位延迟与相位抖动是三个独立指标

采样率决定的是相邻采样点的时间间隔。1MSPS 的 ADC，相邻采样点间隔 1 微秒。对 1kHz 正弦信号来说，1 微秒的时间偏移对应 0.36 度的相位偏差，可以忽略。但如果要对 50kHz 的开关纹波做分析，1 微秒的偏移就是 18 度。这个偏差在功率变换器控制里会导致电流环增益在某些频段上异常抬升，控制器可能会把谐波当成基波来处理。

更关键的是，采样率只描述了平均间隔，没有描述间隔的均匀性。如果每次采样的触发时刻有 5 微秒的随机抖动，那么相邻采样点之间的间隔就不是均匀的 1 微秒，而是 1 微秒加减抖动值。对高频成分来说，这种时间上的不均匀性等价于相位调制，会在频谱上产生额外的旁瓣。所以，用采样率去衡量相位延迟，就像用汽车的最高时速去衡量方向盘的指向精度，完全不在一个维度上。

3.2 触发抖动如何破坏相位确定性

触发抖动是相位误差中最隐蔽的来源，它的典型诱因有几种。软件触发是最典型的一种，CPU 在中断里写 ADC 触发寄存器，中断入栈、指令预取、分支预测都会让实际触发时刻发生变化，如果你的中断里还做了别的数据处理，触发时刻的随机性会更大。定时器触发路径上，如果事件要跨越不同的时钟域，内部同步逻辑会产生一个周期的不确定度。外部信号触发则取决于信号源的边沿质量，驱动电阻和走线寄生电容都会影响边沿到达 ADC 触发引脚的时间。

对高动态响应的系统来说，触发抖动的危害比固定相位偏移更大。固定偏移可以通过软件补偿消除，抖动则很难补偿，因为你永远不知道这一次采样到底偏移了多少。我在测量 STM32G474 定时器触发 ADC 的触发抖动时，测到的结果是 2 到 3 纳秒级别，这个量级对大多数控制应用都够用。但如果改用软件触发，抖动会一下子增大到几十纳秒甚至微秒级，控制系统的性能就会跟着恶化。

3.3 多通道扫描模式下各通道之间会凭空出现“伪相位延迟”

另一个高频踩坑点是扫描模式。同一个 ADC 核在同一时刻只能处理一个通道，所以扫描模式下第二个通道的采样时刻必然比第一个通道晚一个完整的时间段。假设每个通道需要 13.5 个时钟采样加 12.5 个时钟转换，总时间约 26 个 ADC 时钟，那么相邻通道之间的采样时刻就差了 26 个 ADC 时钟。这位移就形成了时间上的伪相位延迟。

以三相电压采样为例，用扫描模式依次读 U、V、W，然后把三个值直接当作同一时刻的三相电压参与 Clarke 变换，得到的结果其实拼的是一段被时间错开的数据。轻则控制精度下降，重则坐标变换的方向出现系统性偏差，导致控制发散。这个现象最隐蔽的地方在于，它不产生任何错误标志，ADC 硬件完全正常工作，数据也都是转换完成的真实值，唯独时间基准是错开的。

提示：扫描模式下通道 N 和通道 0 的采样时刻偏差，等于前面各通道“采样时间 + 转换时间”的总和。不要靠“ADC 很快”来安慰自己，先查配置的采样时间到底是多少个 ADC 时钟，再算这个偏差值在你的系统里对应多少度相位误差。

4. 方案一：定时器触发 ADC，把采样时刻用硬件钉死在确定的位置上

既然相位延迟的核心在于采样时刻不确定，那最直接的应对就是让采样触发脱离软件，完全交给硬件定时器。这是当前电机控制和数字电源领域最主流的做法，没有之一。硬件定时器触发的好处是一旦配置完成，采样点就牢牢绑定在系统的时间基准上，CPU 负载再高、中断再频繁，都不会影响采样时刻的准确性。

4.1 定时器到 ADC 的触发链路怎么走

STM32 以及 GD32、S32K 这类主流 MCU 都支持定时器事件触发 ADC。以 STM32G4 为例，高级定时器 TIM1 和 TIM8 可以产生 TRGO 事件，当计数器在配置的某个时刻更新或者比较匹配时，TRGO 输出一个脉冲，经过触发选择器送到 ADC 的触发输入。ADC 对这个脉冲的响应时间基本恒定，就是前文说的 1 个 ADC 时钟。

这条链路完全由硬件完成，CPU 全程不参与。PWM 计数器到达某个值，定时器输出触发脉冲，ADC 开始采样，转换完成后 DMA 把数据搬到内存。链路里每个环节都是确定性的硬件行为，触发时刻的可靠程度远高于任何软件方案。我实测过 STM32G474 在 170MHz 主频下，定时器触发到 ADC 开始采样的抖动大约在 2 到 3 纳秒，这个量级已经优于大多数电流传感器和信号调理电路本身的噪声水平，不会成为系统的瓶颈。

4.2 中心对齐 PWM 与 ADC 采样的天然对齐逻辑

为什么定时器触发特别适合 PWM 类应用，因为 PWM 计数器本身就是一个时间基准，ADC 采样可以直接绑定到这个时间基准上。以 FOC 为例，通常让 ADC 在 PWM 三角载波的峰谷位置采样。在这个位置，三相电流的合成矢量方向保持不变，PWM 开关动作刚刚完成，开关噪声已经衰减了一段时间，采样处于一个相对安静的窗口。

配置方式是把 PWM 计数器设置在中心对齐模式，选择更新事件或者某个特定的比较匹配事件作为 TRGO，让 TRGO 触发 ADC。在中心对齐模式下，计数器上溢和下溢分别对应 PWM 周期的边界和中点，结合具体的死区设置，就能把采样点放在开关噪声最小的窗口。这种方法比在中断里计算好时间再去启动 ADC 可靠得多，因为中断响应延迟在这里被完全绕开了。

4.3 配置中的细节：触发源选择、触发极性与延迟

实际配置的时候，要注意触发信号的具体类型。有的 MCU 提供多种 ADC 触发源，比如定时器更新事件、定时器通道比较事件、外部引脚边沿等。使用更新事件是最简单的做法，但在中心对齐模式下，更新事件一个周期会出现两次，分别对应上溢和下溢，如果不需要采样频率加倍，就需要在硬件里选择只响应其中一种事件，或者在控制逻辑里对 DMA 数据做丢弃处理。

有些 MCU 在定时器触发到 ADC 之间提供了可配置的触发极性、屏蔽和延迟单元。STM32 的部分系列带有触发延迟功能，可以让 TRGO 信号延迟若干个定时器时钟后再触发 ADC。这个功能在 PWM 开关瞬间产生强共模干扰的场景里特别有用：可以把采样点从 PWM 开关沿往后推几十到几百纳秒，躲开干扰尖峰，同时保持与 PWM 载波的严格相位关系。这种“躲开关噪声”的做法，比在外部信号链路上加滤波更精准，也不会引入额外的模拟相位延迟。

5. 方案二：多通道同时采样与周期对齐下的相位同步

定时器触发解决的是“同一通道采样时刻与系统相位对齐”的问题，但实际系统往往有多个模拟量需要精确读取。三相电流、三路电压、多路温度和压力信号，一个 ADC 轮流扫描做不到同时性。这时候就需要双 ADC 同步采样，或者多个 ADC 核配合工作。

5.1 双 ADC 同步采样模式的正确打开方式

以 STM32F3、STM32G4 系列为例，这类 MCU 内部有两个 ADC 核，支持双 ADC 同步采样模式。两个 ADC 在同一触发信号驱动下同时对各自的通道进行采样和转换，结果分别由各自的寄存器保存。这样两组模拟信号就能真正同时刻采样，通道间不存在扫描模式那种时间差。

配置双 ADC 同步采样时有几个容易出错的地方。两个 ADC 的时钟必须完全同源，如果分别使用不同的 PLL 分支或者不同分频系数，采样时刻会随时间漂移。两个 ADC 的采样时间最好配成相同值，避免采样窗口宽度不一致导致读取的电压有细微差异。触发信号要在双 ADC 模式下配置成主从关系，从 ADC 的触发源不能单独设置，它会跟随主 ADC 的触发路径。这些细节做错了，同步采样就名存实亡。

5.2 什么时候应该让通道间故意错开固定时间

有些应用反而需要通道之间错开固定时间。比如做多路复用式电流检测时，为了拼接三相坐标系下的电流矢量，可能要控制第二相电流的采样时刻略晚于第一相。这种场景可以用定时器的不同比较事件分别触发两个 ADC，通过调节两个比较通道的占空比来精确控制它们之间的相位差。

但这种“故意错开采样”的策略只适用于你知道通道间的确切时间差，并且在算法里做了精确补偿的情况。如果你不清楚时间差，或者时间差会随温度、时钟频率漂移，那就还是会优先选择同时采样模式。错开采样是把双刃剑，刻意为之能解决特定问题，搞不清楚依据的情况下用，反而会造成更大的误差。

5.3 DMA 循环缓冲与周期对齐的配合

当 ADC 被定时器低频触发，比如每个 PWM 周期只触发一次，DMA 缓冲区适合设置为循环模式，持续把转换结果写入内存。在 DMA 半传输中断和全传输中断里，可以判断当前正在写入的是缓冲区的前半段还是后半段，从而知道当前数据对应的是 PWM 周期的哪一个采样点。处理完成后，把 DMA 的传输指针重置到缓冲区起始位置，保持采样相位和 DMA 缓冲索引的同步。

这里有个细节：DMA 缓冲大小要和触发频率匹配。采样频率 100kHz，DMA 缓冲区设 3 到 6 个半字，转换完成中断的频率就在 16kHz 到 33kHz 之间，CPU 负担可控，数据延迟也足够低。缓冲区太大会导致数据延迟过高，控制环来不及响应；太小则中断太频繁，把 CPU 资源白白消耗掉。

6. 实战配置：STM32CUBEMX + HAL 实现定时器触发 ADC 的无相位延迟采样

理论讲了不少，真正要用起来还是得落到代码上。这里用一个具体案例演示：STM32G431 上使用 TIM1 的更新事件触发 ADC1，DMA 将结果搬入数组，实现与 PWM 周期严格同步的电流采样。这套配置可以直接移植到 GD32 类似型号上，寄存器结构基本一致，只需要调整头文件里的外设基地址。

6.1 CUBEMX 里的关键配置项

我新建 STM32G431 工程，核心配置如下：

• TIM1 时钟源选择内部时钟，计数器模式设为 Center Aligned mode 1，也就是中心对齐模式，生成的 PWM 频率设为 100kHz。
• ADC1 开启 DMA 连续请求，数据宽度配置为半字，方向为外设到内存。
• ADC1 的外部触发转换源选择 Timer 1 Trigger Out event。
• 采样时间设置为 13.5 个 ADC 时钟周期，这是电流信号采样里常用的折中值，兼顾带宽和噪声。

CUBEMX 的 ADC1 配置页面里，External Trigger Conversion Source 这一项必须选成 Timer 1 Trigger Out event。选成 Software Trigger 的话，定时器触发不会生效，ADC 永远只响应软件启动，这是新手最容易踩的配置错误之一。

6.2 HAL 代码的具体写法

初始化完成后，启动代码做以下几件事：

// 启动 ADC DMA 采集 HAL_ADC_Start_DMA(&hadc1, (uint32_t *)adc_buf, ADC_BUFFER_SIZE); // 启动 TIM1 作为 ADC 的触发源 HAL_TIM_PWM_Start(&htim1, TIM_CHANNEL_1); HAL_TIMEx_PWMN_Start(&htim1, TIM_CHANNEL_1); // 使能 TIM1 的 TRGO 输出 __HAL_TIM_ENABLE(&htim1);

这个启动顺序是我调试中总结出来的：先让 ADC 的 DMA 进入就绪状态，再启动 TIM1 输出。反过来的话，TIM1 先运行，可能会在 ADC 还没准备好的时候就发出触发脉冲，导致第一次转换失败或者数据不可信。

DMA 传输完成中断里处理数据：

void HAL_ADC_ConvCpltCallback(ADC_HandleTypeDef *hadc) { if (hadc->Instance == ADC1) { // 这一时刻读到的 adc_buf 数据对应 PWM 更新事件 // 也就是中心对齐 PWM 的顶点或谷点 // 在这里对 adc_buf 中的电流数据进行坐标变换等处理 process_phase_aligned_samples(adc_buf); } }

6.3 一个决定相位对齐质量的细节：采样转换延时的配置

STM32G4 的 ADC 支持采样转换延时功能，在触发事件到达后，可以延迟 0 到 3 个 ADC 时钟周期再开始采样。默认值是 0 个周期，也就是触发到了就立即采样。在某些需要错开触发脉冲和实际采样时刻的场景里，这个延时配置非常有用。比如 PWM 开关沿产生了一个窄的噪声尖峰，触发时刻正好在尖峰上，就可以把采样延时调大一点，让采样窗口移动到尖峰之后。

不过这个延时是额外引入的固定偏移，必须在你的系统模型里算进去。如果应用没有特殊需求，推荐保持默认的 0 延时，让采样时刻尽可能贴近定时器触发时刻，减少人为引入的时间误差。

提示：HAL_ADC_ConvCpltCallback 在 DMA 传输完成中断里执行，中断里做的事越多，对控制环的延迟影响就越大。建议只在这个回调里做数据标记和简单预处理，真正的控制运算放到主循环或者高优先级任务里。

7. 相位误差的验证方法：不量化就无法谈优化

配置做完之后，怎么确认相位真的对上了？我总结过几种验证方法，从简单到复杂，分别适合不同阶段使用。

7.1 第一层验证：用同一路信号做双通道对比

最直接的方法是把同一个模拟信号同时接到两个 ADC 通道上，一个用定时器触发，一个用软件触发。然后在同一个周期内比较两个通道读到的数值差。如果信号是线性变化的斜坡，数值差就能直接换算成采样时刻的时间差。如果信号是正弦波，就要根据信号的斜率来推算时间差，精确度取决于信号频率和 ADC 的分辨率。

这个方法成本最低，不需要额外仪器，但灵敏度和准确性有限。信号斜率太小的时候，时间差很难通过数值差分辨出来。所以它更适合用来排查配置错误，比如触发源选错了、定时器没启动这类问题，不适合用来做精确的相位校准。

7.2 第二层验证：调试引脚观察采样窗口

更精确的做法是利用 MCU 的调试能力，把一个 GPIO 引脚在 ADC 采样开始时拉高，转换完成时拉低。用逻辑分析仪同时观察这个 GPIO 和 PWM 输出引脚，直接读出两者之间的时间间隔。这个方法的精度取决于 GPIO 翻转速度和逻辑分析仪的采样率，现代 MCU 的 GPIO 翻转速度可以达到几十纳秒，逻辑分析仪采样率如果做到 1GHz，精度就能到纳秒级。

在 STM32 上实现这个调试观察，可以用定时器 TRGO 引出一个辅助信号，也可以对 ADC 的注入通道配置注入中断，在注入序列开始和结束时翻转 GPIO。我个人的习惯是在定时器 TRGO 上直接引出调试引脚，因为那个位置更接近真正的相位参考点，比在 ADC 中断里翻转更准。

7.3 第三层验证：用整个控制系统的行为间接判断

相位对齐做了没有，最终裁判是控制环的表现。如果采样时刻和 PWM 载波严格对齐，电流环的带宽和幅频响应会有一个清晰的预期值。如果对齐精度不够，环路增益会在某些频段出现异常抬升或衰减。你可以用频率扫描的方式测量环路传递函数，观察哪个频段出现了异常。

这种方法虽然不如直接测波形直观，但能反映整个系统的综合表现。ADC 相位误差、PWM 死区时间、传感器带宽等所有因素都会叠加到最终的环路响应里，如果控制环整体性能达到设计目标，就说明采样相位对齐的工程实现是合格的。我在做数字电源时，经常会通过测量电流环闭环带宽来确认采样的相位余量是否足够，比单纯看波形更实用。

8. 我在实际项目里踩过的几个坑

最后分享几个我在做 ADC 相位对齐时踩过的坑，每一个都花了不少时间排查。

8.1 采样时间太短，采样电容来不及建立就出结果

有一块板卡的电流传感器输出阻抗偏高，我为了追求高采样率把采样时间设成了 1.5 个 ADC 时钟。结果读出的电流波形整体滞后，而且滞后量随温度变化。查到最后发现是外部信号源的高输出阻抗和 ADC 采样电容之间形成了一个 RC 低通网络，采样时间太短，电容来不及充到真实电压，采到的值系统性偏低。解决方法是把采样时间提高到 13.5 或 28.5 个时钟，同时降低外部信号源的输出阻抗。

这个故障非常容易误判为相位延迟，因为它表现出的也是信号滞后。要区分两者，可以改变采样时间参数，如果读数相位偏移随之变化，说明是采样保持建立不足；如果相位偏移不变，那才是纯粹的时序问题。

8.2 定时器的 TRGO 没有使能，ADC 数据一动不动

第一次配置 STM32 的定时器触发 ADC 时，我忘了使能 TIM 的 TRGO 输出，只启动了 PWM 输出。结果 ADC 数据一直是最后一次转换后的旧值，完全不变。这是因为定时器没有把事件送到 ADC 的触发通道，ADC 从头到尾没有收到启动信号。排查时要确认 ADC 外部触发寄存器里的选择值真的对应了 TIM 的 TRGO，同时确认 TIM 控制寄存器里的主模式选择位配置为更新事件输出。

这个坑很基础，但非常常见。CUBEMX 界面上 PWM 输出和 TRGO 是分开配置的，生成代码后还需要检查 TIM 的初始化结构体里主模式选择位的值。

8.3 两个 ADC 时钟源不一致，同步采样慢慢漂移

在双 ADC 同步模式下，我一开始为了方便，直接把两个 ADC 挂到同一个 APB 时钟上，没有仔细检查它们在时钟树里的分频路径是否完全一致。结果长时间运行后发现，两个通道的采样时刻在缓慢漂移，每隔一段时间就出现一次明显的采样误差。这个问题非常隐蔽，单个采样周期内看不出异常，但累计起来就会破坏整个系统的相位对齐。

彻底解决的方法是使用同一个 ADC 时钟分频链，并且让两个 ADC 的使能同时被同一个触发信号驱动。在代码里，要验证两个 ADC 的 RCC 时钟配置是否走了完全相同的分频路径，而不是仅仅看它们挂在同一个外设总线上。

8.4 外部调理电路的相位延迟最容易被忽略

信号调理电路本身也会引起相位延迟，这是 ADC 相位问题里最容易甩锅给外设模块的部分。运放的增益带宽积、RC 滤波器的截止频率、电流传感器的带宽，每一个器件都会在信号到达 ADC 输入引脚之前引入一定量的滞后。一个一阶 RC 滤波器在截止频率处的相位偏移是 45 度，即便采样点分毫不差，信号在进入 ADC 之前已经被移动了。

所以做系统级相位对齐时，必须把传感器带宽、运放带宽和模拟滤波器的相位特性纳入整体考虑。在这个环节里，我常用的做法是把一阶 RC 截止频率设得比控制目标频率高 5 到 10 倍，让它的相位偏移控制在几度以内，同时用 ADC 触发延迟功能对残余相位做微调。选择高带宽运放配合的阻容参数时，也要参考运放的增益带宽积，不能只看直流精度。

9. 无相位延迟并不是绝对值，而是一个工程指标

回到标题。ADC reading without phase delay 在工程上并不存在绝对的零物理延迟，但通过定时器主动触发、DMA 无 CPU 介入的数据搬运、多通道同时采样和严格的时钟同步，可以把采样时刻的随机抖动控制在纳秒级，把采样相对于系统参考点的固定偏移压到可计算、可补偿的水平。这才是真正可用的“无相位延迟”状态。

控制软件在实现时，还应当主动把固定延迟纳入系统模型。FOC 电流环里应用 PWM 载波周期来计算延迟角度，在数字滤波器里用群延迟数据来补偿相位差，这样整个闭环系统才能达到真正的高带宽和高稳定性。我能给到的最实用建议是：如果你正在做的项目含有 PWM 载波、三相电机、开关电源、有源滤波等任何周期性功率变换环节，把 ADC 读取链路从头审视一遍，重点检查触发方式、采样时刻与通道间时间差这三个点。很多困扰你的控制异常，根源可能并不在算法参数上，而恰恰藏在 ADC 采样的相位对齐这个细节里。