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Design for Test（可测试性设计）

1、DFT基础概念介绍

dft：扫描链相关脚本（DefineScanConfig.tcl等）
power：功耗分析脚本
sta：静态时序分析脚本
制造测试成本变得越来越高，pin的数量与功能面积不成正比，制造缺陷也随工艺节点而提高。
Design for Test（可测试性设计），也称作Design for Testability。
功能测试(Functional Test)：从芯片功能出发验证；
结构测试(Structural Test)：基于芯片物理实现结构进行验证；
Design Compiler (DC)：功能定位: 主要用于逻辑综合阶段，实现从RTL描述到门级网表的转换，包含Library Compiler、DFT Compiler等多个子工具；
PrimeTime (PT): 业界公认的sign-off标准工具。基础PT：静态时序分析；PTSI：信号完整性分析；PTPX：功耗分析；
DFT技术的三要素由辅助性设计、结构性测试向量和physical defects三部分组成完整的技术闭环；
DFT技术的定义与目的：
本质特征：针对集成电路生产过程中的物理缺陷（physical defects）进行检测的方法论
技术目标：验证制造后的芯片功能是否与原始网表（netlist）设计保持一致
实现手段：通过建立故障模型（fault model）来系统化解决检测问题
Scan Synthesis的作用：将difficult-to-test的时序电路转变为easy-to-test的组合电路
Scan Replacement：用可扫描单元替换普通存储元件
Scan Stitching：将扫描单元连接成扫描链
Scan replacement：
单元改造：将普通D触发器替换为scan DFF，增加MUX结构
功能保持：当SE=0时，电路功能与原始设计完全一致
新增端口：每个scan cell增加SI(scan-in)和SE(scan-enable)端口
Scan stitching：
链式连接：将各scan cell的SI与前级的Q端相连，形成扫描链
全局控制：SE信号为全局信号，连接所有scan cell
新增IO：需添加scan-in(SI)、scan-out(SO)和scan-enable(SE)三个测试专用管脚
输入重构：
PPI(Pseudo Primary Input)：将scan cell输出视为伪输入
完整输入集：组合电路输入=原始PI + PPI
输出重构：
PPO(Pseudo Primary Output)：将scan cell输入视为伪输出
完整输出集：组合电路输出=原始PO + PPO
测试模式：
Normal模式(SE=0)：电路保持原始功能
Scan模式(SE=1)：scan cell形成移位寄存器，可通过SI/SO串行存取内部状态
综合中插入Scan replacement：主流方法，工具能考虑MUX延迟优化时序

增加IO可以增加scan chain，减少cycle数，IO不会特地用于该功能，但是一般通过PIN MUX来复用。
按照封装方式最小使用的PIN数量来涉及SCAN架构。
compression ratio（压缩比）
可以通过in pin MUX解码送到各个scan chain中，然后数据合并和送到out pin。两侧的PIN数可以不一致。

Shift 阶段（SE=1）
芯片级 SI 引脚上的测试向量数据，每个时钟沿从第一级串行移入，贯穿整条链。同时把上一轮捕获的响应串行移出（shift-out）时钟频率可较高（shift 频率）
Capture 阶段（SE=0）
给一个（或几个）时钟脉冲，组合逻辑根据当前触发器状态算出结果，捕获回触发器。
Unload 阶段是再回到 SE=1 把捕获结果移出，与期望值比对。将scan chain 中的数据串行输出，得到 output pattern。
SO 的预期值不是量产时 “看” 出来的，而是设计阶段用无故障网表仿真逐周期算出来、写进测试向量文件的；量产时芯片是黑盒没关系，因为 ATE 手里拿着的是提前算好的标准答案，只做比对。