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1 Scope

HBM3 DRAM通过分布式接口与主机 compute die紧密耦合。该接口被划分为独立的channel。每个通道彼此完全独立。通道不一定彼此同步。HBM3 DRAM采用宽接口架构，实现高速、低功耗运行。每个通道接口维护一条以双倍数据速率(DDR)运行的64bit数据总线。

2 Features

• 256 bit prefetch per memory read and write access
• BL = 8
• 64 DQ width + ECC/SEV pins support / channel
• Pseudo Channel (PC) 伪通道模式操作; 32 DQ width for PC mode
• Differential clock inputs (CK_t/CK_c) for command/address
• 双倍数据速率(DDR)命令/地址。除了具有一个周期的PDE、SRE外，行激活命令需要一个半周期，所有其他行命令都需要半周期。列命令只需要一个周期
•半独立的行和列命令接口，允许与读/写并行发出激活/预充电
• 参考单向差分数据选通脉冲RDQS_t/RDQS_c和WDQS_t/WDQS_c的数据。每个DWORD会有一个选通脉冲对
• 至多16 channels / device
• Channel density of 2 Gb to 32 Gb
• 16, 32, 48 or 64 banks per channel; varies by device density / channel
• Bank grouping supported
• 1 KB page size per pseudo channel (PC)
• DBIac support configurable via MRS
• Self refresh modes
• I/O voltage 1.1 V, Tx driver voltage 0.4 V
• DRAM core voltage 1.1 V, independent of I/O voltage
• Unterminated data/address/command/clock interfaces
• Unmatched data interfaces
• 具有2bit编码范围输出的温度传感器

3 Organization

HBM3 DRAM针对跨越多个独立接口(称为channel)的多个DRAM设备堆栈的高带宽操作进行了优化。预计每个DRAM stack将支持多达16个通道。图1显示了包含4个DRAM die的示例堆栈，每个die支持4个通道。每个die为stack提供额外的容量和额外的通道(每个stack最多16个通道)。

每个通道提供对一组独立的DRAM存储体的访问。来自一个通道的请求不能访问附加到不同通道的数据。通道是独立时钟的，不需要同步。

其中蓝色长方形为Channel，橙色片为die

DRAM供应商可以选择要求位于stack底部的可选接口die，并提供信号重新分配和其他功能。供应商可以选择在该逻辑die上实现通常在DRAM die上找到的许多逻辑功能。本标准没有明确要求也没有禁止这样的解决方案。

堆栈内DRAM die之间的channel划分留给了供应商。图1不是必需的结构，每个die上实现了四个通道的存储器。允许在单个通道的存储器分布在多个die的情况下进行组织；但是，单个通道内的所有访问对于所有访问都必须具有相同的延迟。类似地，供应商可以开发这样的产品，其中每个存储芯片可以灵活地支持1、2、4或8个通道--支持具有4到16个die堆叠的16通道配置，同时将给定通道的所有数据保存在一个芯片上。

由于每个channel都是独立的，因此本标准的大部分内容将描述单个channel。在涉及信号名称的情况下，属于给定通道的信号族将具有后缀a、b、…如果不存在后缀，则所描述的信号(S)是各种每个通道信号的一般实例。

3.1 Channel Definition

每个通道由独立的命令和数据接口组成。RESET_n、IEEE1500测试端口和电源信号对所有通道都是通用的。通道提供对离散内存池的访问；任何channel都不能访问不同通道的存储器。每个通道接口向多个具有定义page大小的DRAM存储体提供独立接口。请参见通道寻址。

3.1.1 Summary of Per-Channel Signals

3.1.2 Pseudo Channel

伪通道(PC)将一个通道分为两个单独的子通道，每个子通道32位I/O，为每个伪通道提供每次存储器读写访问的256位预取。

两个伪通道半独立工作：它们共享通道的行和列命令总线以及CK和R0输入，但分别译码和执行命令，如图2所示。地址PC用于将命令定向到伪通道0(PC=0)或伪通道1(PC=1)。掉电和自刷新对两个伪通道都是通用的。

下表中列出的数组访问定时适用于每个单独的伪通道。例如，激活到PC0之后可以激活到PC1，如图2所示。但是，只有在tRRD(PC0)之后才能激活到PC0。对于两个伪通道(PDE、PDX、SRE、SRX和MRS)共同的命令，当发出该命令时，要求两个伪通道满足各自的时序条件。两个伪通道还共享通道的模式寄存器。

DWORD0的所有I/O信号与伪通道0关联，DWORD1的所有I/O信号与伪通道1关联。

3.1.3 Dual Command Interfaces

为实现更高性能，HBM3 DRAM利用可用信号的增加来为每个通道提供半独立的行和列命令接口。这些接口通过允许发出读写命令来增加命令带宽和性能，与其他命令（如激活和预充电）同时执行。请参阅命令真值表。

3.2.1 Bank Groups

device内的存储体被划分为4、8、12或16个bank group。存储体的分配bank group情况见表5。
不同的时序参数根据背靠背访问是否在同一bank group内或跨bank group，如表6所示。

3.3 Simplified State Diagram

状态图提供了允许的状态转换和相关的简化说明控制它们的命令。以下操作在图标中要么未显示，要么未完全显示

• 涉及多个存储体的状态转换；
• 使用IEEE1500指令加载模式寄存器或执行测试功能时的交互；
• 通过将 RESET_n 置为低电平或加载IEEE1500指令HBM_RESET来实现从任何状态到复位状态的立即转换；（两种复位方式）
• ECS和ECC引擎测试模式操作；（纠错功能）
• DCA和DCM；
• 回环测试模式；（loopback）
• WDQS到CK对齐训练

如需完整描述设备行为，请使用状态图中提供的信息与命令真值表和AC时序规范。