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Verilog小数分频设计实战：从1.5分频看双沿采样的精妙设计

在数字电路设计中，时钟分频是最基础却至关重要的技术之一。当我们需要从100MHz主时钟生成66.67MHz时钟时，传统整数分频方法束手无策，这时1.5分频（即3/2分频）技术便成为解决问题的关键。本文将深入剖析1.5分频的实现原理，特别聚焦双沿采样与或运算合成的设计哲学，帮助开发者避开实际工程中的常见陷阱。

1. 小数分频的核心挑战

常规整数分频通过计数器即可实现，但小数分频需要更精巧的设计。以1.5分频为例，意味着每3个输入时钟周期要产生2个输出时钟周期，这要求我们必须在非整数倍时间点生成有效的时钟边沿。

传统方法面临两个主要问题：

1. 占空比失真：简单计数器无法精确控制50%占空比
2. 时序抖动：直接合成可能导致时钟信号出现不可预测的毛刺

// 典型错误示例：尝试用单一计数器实现1.5分频 module wrong_div1d5(clk, reset, out); input clk, reset; output out; reg [1:0] cnt; always @(posedge clk) begin if(reset) cnt <= 0; else cnt <= (cnt == 2) ? 0 : cnt + 1; end assign out = (cnt != 2); // 会产生不稳定的输出 endmodule

注意：上述代码虽然能在仿真中产生看似正确的波形，但实际硬件实现会出现严重的时序问题。

2. 双沿采样架构解析

成熟的1.5分频方案采用双沿采样技术，其核心思想是：

• 上升沿路径：在时钟上升沿触发的逻辑
• 下降沿路径：在时钟下降沿触发的逻辑
• 合成策略：通过或运算合并两个路径的信号

2.1 移位寄存器的关键作用

移位寄存器在此设计中扮演着节拍器的角色。对于1.5分频（N=1.5），我们需要2N=3位的移位寄存器：

初始状态：001 循环右移：100 → 010 → 001 → ...

这个循环模式决定了何时激活上升沿和下降沿路径的输出。

reg [2:0] count; wire [2:0] shiftcount = 3'b001; // 关键初始化值 always @(posedge clk or negedge reset) begin if(!reset) count <= shiftcount; else count <= {count[1:0], count[2]}; // 循环右移 end

2.2 双路径触发条件

上升沿和下降沿路径的触发条件需要精心设计：

// 上升沿路径 always @(posedge clk or negedge reset) begin if(!reset) clkP <= 0; else clkP <= (count == 3'b100); end // 下降沿路径 always @(negedge clk or negedge reset) begin if(!reset) clkN <= 0; else clkN <= (count == 3'b010); end

3. 或运算合成的潜在风险

将两个路径信号通过或运算合并是最关键也最容易出问题的环节：

div1d5 = clkP | clkN;

这种设计虽然简洁，但隐藏着三个主要风险：

1. 毛刺问题：当clkP和clkN同时变化时可能产生窄脉冲
2. 时钟偏移：两条路径的延迟差异导致合成时钟相位不稳定
3. 负载不平衡：后续电路对上升沿和下降沿的响应不一致

3.1 毛刺抑制技术

为减少毛刺，可以采用以下改进措施：

• 添加小延时单元平衡两条路径
• 使用同步寄存器过滤窄脉冲
• 增加简单的逻辑滤波

// 改进版输出处理 reg filtered_clkP, filtered_clkN; always @(posedge clk) filtered_clkP <= clkP; always @(negedge clk) filtered_clkN <= clkN; assign div1d5 = filtered_clkP | filtered_clkN;

4. 工程实践中的优化策略

在实际FPGA或ASIC实现中，还需要考虑以下关键因素：

4.1 时序约束设置

必须为设计添加适当的时序约束，特别是跨时钟域路径：

create_generated_clock -name div1d5 -source [get_pins clk] \ -divide_by 1.5 [get_pins div1d5]

4.2 复位策略比较

不同的复位方式会影响设计的可靠性：

4.3 参数化设计实现

将设计参数化可以方便地扩展到其他小数分频比：

module fractional_divider #( parameter N = 3, // 分子 parameter D = 2 // 分母 )( input clk, reset, output reg out ); // 参数化实现代码... endmodule

5. 验证与调试技巧

完善的验证是确保设计可靠的关键步骤。推荐采用以下验证方法：

1. 静态时序分析：确保所有路径满足时序要求
2. 门级仿真：发现RTL仿真中不可见的问题
3. 硬件测试：使用逻辑分析仪捕获实际信号

调试时特别需要关注：

• 移位寄存器的初始状态是否正确加载
• 两条路径的延迟是否匹配
• 最终输出信号的占空比是否稳定

我在实际项目中发现，最有效的调试方法是在关键节点添加ILA（集成逻辑分析仪）核，直接捕获FPGA内部的信号变化。例如，可以同时监控count寄存器、clkP、clkN和最终输出信号，这样能快速定位问题所在。